Устройство для обработки информации

 

Изобретение относится к вычислительной технике и может быть использовано при построении систем обработки данных с программируемой архитектурой. Целью изобретения является повышение быстродействия . Устройство содержит вычислительные блоки 1, 2, мультиплексоры, операционный блок, регистр данных, регистр адреса, блоки 12 памяти данных, 13 памяти программ, регистр 14 команд, регистры 15,17, элементы И 18, 23, генератор 19 синхроимпульсов, триггер 20, элементы И- НЕ 21, 22, коммутатор 24, триггер 25, регистр микрокоманд, блок формирования адреса микрокоманд, блок 28 памяти микропрограмм . Поставленная цель достигается введением новых элементов и связей. 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (s>)s 6 06 F 15/16

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4458204/24 (22) 11.07.88 (46) 07.09.91. Бюл. М ЗЗ (71) Ленинградский электротехнический институт им.В.И.Ульянова (Ленина) (72) С.И.Запорожан, В, В.Новоселов и Д.В.Пузанков (53) 681.3(088.8) (56) Авторское свидетельство СССР

М 1515172, кл. G 06 F 15/16, 1987, Патент ФРГ М 3502721, кл. G 06 F 12/00, опублик. 1986. (54) УСТРОЙСТВО ДЛЯ ОБРАБОТКИ ИНФОРМАЦИИ (57) Изобретение относится к вычислительной технике и может быть использовано при.. Ж 1675899 А1 построении систем обработки данных с программируемой архитектурой. Целью изобретения является повышение быстродействия. Устройство содержит вычислительные блоки 1, 2, мультиплексоры, операционный блок, регистр данных, регистр адреса, блоки 12 памяти данных, 13 памяти программ, регистр 14 команд, регистры 15, 17, элементы И 18, 23, генератор 19 синхроимпульсов, триггер 20, элементы ИНЕ 21, 22, коммутатор 24, триггер 25, регистр микрокоманд, блок формирования адреса микрокоманд, блок 28 памяти микропрограмм. Поставленная цель достигается введением новых элементов и связей.

2 ил.

1675899

Изобретение относитс". к вычислительной технике и может бь:ть использовано пр« построении систем обработки данных (; программируемой архитектурой.

Целью изобретения является повышение быстродействия, На фиг. 1 представлена функциональная схема предлагаемого устройства; на фиг, 2 — функциональная схема вычислительного блока.

Устройство содержит вычислитег|ьные блоки 1 и 2, мультиплексор .3, операционный блок 4, мультиплексор 5, вход 6 задания режима удвоенной разрядности устройства, мультиплексор 7, регистр 8 данных, первый вход 9 логических условий устройства, регистр 10 адреса, второй Bx<)p, 11 логических условий устройства, блок 12 памяти данных, блок 13 памяти программ, реглстр 14 команд, регистр 15, муль.-иплексор 16, регистр

17, элемент И 18, генератэр 19 синхролмпульсов, триггер 20, элементы И-НЕ 21 и 22, элемент И 23, коммута.гор 24, триггер 25, регистр 26 микроксманд, блок 27 формирования адреса микрокоманд и блок 28 памяти микропрограмм.

Операционные блоки и блок формирования адреса можно реализовать с использованием серии 1804.

Устройство работает следующим образом.

Работа возможна в одном из двух режимов, задаваемых триггером "5 режима, В первом режиме устройство представляет собой двухпроцессор:- ую сис гему с разрядностью и, Во втором режиме устройство функционирует как 2п-разрядный процессор. В обоих режимах обрабатываемые данные хранятся в бпоке 12. В блоке 13 хранятся различные Koýôôèöèåнты, когорые используются при вычислениях специальных функций, например, быстрого преобразования Фурье. Кроме того, в блоке

1, могут храниться программы пользггпэателей.

В первом режиме работы устройства на выходы коммутатора 24 поступают две смещенные на пог овину такта синхропоследовательности CLK I С!. К2, Регис р 17 тактируется синхрссерией ГЛ.К,;, регистры

14 и 15 — синхролмпульсами с выхода элемента l4 IH, При этом частота последних двух синхросерий E,д"ва раза больше частоты первых двух. Таким образом, организованная синхронизацля устройства позволяет организовать эесконфликтное разделение блоков 12 и i3, С этой целью первому блоку 1 для доступа к общей памяти выделяется первый временной интервал, а второму процессору -- второй временной

Поясним, каким образом разделяются

35 блоки 12 и 13. С занесением очередной микрокоманды блока 1 в соответствующие регистры, т.е. с наступлением первого интервала, управляющие сигналы с соответствующих эыходов регистра 14 обеспечивают

40 включение тристабильных выходов регистра 8, 10 или регистра 15. Если происходит обращение к блоку 12, на его управляющий вход поступает с соответствующего выхода реглстоа 14 сигнan записи или чтения. В

45 цикле записи в блок 12 загружаются данные из регистра 8 по адресу в регистре 10. В режиме чтения блоков 12 или 13 по адресу в регистре 10 /регистре 15 данные поступают с выбранного информационного входа >

50 мультиплексора 16 на вход регистра 17 и фиксируются по переднему фронту сигнала

CLK, совпадающему в данном случае с началом второго интервала и цикла блока 2. Следовательно, блоки12 и13 доступны блоку2.

55 По окончании текущего цикла блока 1 информация с выхода регистра 17 загружается либо в операционный блок 4, либо в регистр

26. Во втором случае данные могут интерпретироваться как адрес перехода к следующей микрокоманде или как параметр цикла, 10

30 интервал в пределах цикла, Кроме того, разделяется общий блок 28, где хранятся микропрограммы работы устройства.

Разделение блока 28 происходит следующим образом, Допустим, что цикл исполнения микрокоманд начинается с занесения по переднему фронту импульсов CLK1 и

CLK2 очередных микрокоманд в регистры 26 блоков 1 и 2. Отметим также, что триггер 20 работает в режиме счетчика по модулю два, следовательно, на его выходе вырабатываются импульсы в форме меандра. Это поэволяет поочередно включать и отключать тристабильные выходы адреса формирователей 27, так как входы разрешения выхода формирователей 27 подключены соответственно к инверсному и прямому выходам триггера 20, Поэтому в первом интервале из блока 28 извлекается очередная микрокоманда второго процессора, соответствующие поля которой фиксируются в регистре

26 микрокоманд и в регистрах 14 и 15, В данном интервале в блоке 27 формируется адрес сггедующей микрокоманды, который поступает на вход блока 28 во время второго интервала, т.е, в этом интервале считывается очередная микрокоманда первого процессора, соответствую цие поля которой фиксируются по переднему фронту s регистрах 14, l5 и 26. Таким образом. в первом интервале блок 28 принадлежит блоку 2, а во втором интервале — блоку 1.

1675899

15 выхода регистра 17 загружается либо в ре- 20 гистры 26, либо в один из операционных рого вычислительных блоков подключены к адресному входу блока памяти данных, 35

55 загружаемый в блок 27, Действия блока 2 происходят аналогично действиям блока 1.

Во втором режиме работы устройства и-разрядные операционные блоки 4 объединяются в единый 2п-разрядный операционный блок. На выходы коммутатора 24 пропускается одна входная синхросерия, т,е, синхросерии С К1 и CLK2 оказываются идентичными. В результате работа операционных блоков 4 происходит синхронно.

При этом в устройстве в каждом цикле выполняется одна микрокоманда, так как регистры 14 и 26 операционных блоков 4 срабатывают одновременно. В этом режиме следующая микрокоманда извлекается из блока 28 по адресу с выхода формирователя

27. Регистр 17 и so втором режиме срабатывает дважды за цикл, поэтому в конце текущего цикла устройства информация с блоков 4, что зависит от того, в какой из них разрешена запись в текущем цикле устройства, Формула изобретения

Устройство для обработки информации,содержащее два вычислительных блока, блок памяти данных, два регистра, мультиплексор и генератор синхроимпульсов, причем выходы данных первого и второго вычислительных блоков подключены к информационному входу блока памяти данных, выходы адреса данных первого и втоо т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в него введены блок памяти микропрограмм, блок памяти программ, мультиплексор, коммутатор, регистр команд, два элемента И, два элемента И-НЕ, триггер, причем выход сдвига влево первого вычислительного блока подключен к входу сдвига влево второго вычислительного блока, выход сдвига вправо которого подключен к входу сдвига вправо первого вычислительного блока, входы логических условий первого и второго вычислительных блоков подключены соответственно к первому и второму входам логических условий устройства, первый выход коммутатора подключен к первому входу первого элемента И и к синхровходу первого вычислительного блока, второй выход коммутатора подключен к второму входу первого элемента И и к синхровходу второго вычислительного блока, выход генератора синхроимпульсов подключен к первым входам первого и второго элементов И-НЕ и к счетному входу триггера, прямой выход которого подключен к второму входу первого

30 элемента И-НЕ и к входу разрешения выдачи адреса микрокоманд второго вычислительного блока, инверсный выход триггера подключен к второму входу второго элемента И-НЕ и к входу разрешения выдачи адреса микрокоманд первого вычислительного блока, информационные выходы первого и второго вычислительных блоков подключены соответственно к первому и второму информационным выходам устройства, выход первого регистра подключен к адресным входам блока памяти данных и блока памяти программ и к первому информационному входу первого мультиплексора, второй, третий, четвертый информационные входы, управляющий вход и выход которого подключены соответственно к выходу блока памяти данных, выходу блока памяти программ, информационному входу устройства, выходу выбора источника информации регистра команд и к информационному входу второго регистра, выход которого подключен к информационным входам первого и второго вычислительных блоков, вход задания режима удвоенной разрядности устройства подключен к управляющему входу коммутатора, входам выбора режима первого и второго вычислительных блоков и к управляющему входу второго мультиплексора, выход первого элемента И-НЕ подключен к первому входу второго элемента И и к первому информационному входу коммутатора, выход второго элемента И-НЕ подключен к второму входу второго элемента

И-HE и к второму информационному входу коммутатора, первый и второй выходы разрешения регистра команд подключены соответственно к входам разрешения выдачи адреса данных первого и второго вычислительных блоков, выходы адреса микрокоманд первого и второго вычислительных блоков подключены к адресному входу блока памяти микропрограмм, выход которого подключен к входам микрокоманд первого и второго вычислительных блоков, выход сдвига вправо первого вычислительного блока подключен к входу сдвига вправо второго вычислителвного блока, выход сдвига влево которого подключен к входу сдвига влево первого вычислительного блока, выxîä переноса из микрокоманды которого подключен к первому информационному входу второго мультиплексора, второй информационный вход и выход которого подключены соответственно к выходу переноса второго вычислительного блока и к входу переноса первого вычислительного блока, выход переноса из микрокоманды второго вычислительного блока подключен к входу переноса второго вычислительного бло1675899

Составитель M. Силин

Техред M.Ìîðãåíòàë Корректор И. Муска

Редактор И. Горная

Заказ 3004 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул.Гагарина, 101 ка,первый и второй выходы блока памяти микропрограмма подключены к информационным входам соответственно первого регистра и регистра команд, выходы выборки и режима записи-чтения которого подключены соответственно к входу выборки первого регистра и к входу записи-чтения блока памяти данных, выход первого элемента И подключен к синхровходам первого регистра и регистра команд, выход второго

5 элемента И подключен к синхровходу второго регистра.