Двоично-десятичный счетчик

 

Изобретение относится к импульсной и вычислительной технике, в частности к импульсным счетчикам с фазоимпульсным представлением информации, и может быть использовано в устройствах промышленной автоматики и вычислительной техники с повышенными характеристиками экономичности и надежности функционирования . Цель изобретения - повышение достоверности функционирования и автоматизации процесса восстановления работоспособности. Двоично-десятичный

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)5 Н 03 К 23/72

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

5/ 5z И/ Р5,т г7 ля (21) 4738125/21 (22) 13.09.89 (46) 07.09.91. Бюл, М 33 (72) А, Н.Пархоменко, В. В, Голубцов, В.С.Харламов и А.Е.Корняков (53) 621.374.323(088.8) (56) Интегральные микросхемы. Справочник./Под ред. Б.В. Тарабрина. — М.: Радио и связь, 1983, с.239, Авторское свидетельство СССР

М 1370784, кл. Н 03 К 23/72, 1987. (54) ДВОИЧНО-ДЕСЯТИЧНЫЙ СЧЕТЧИК. Ж» 1676098 А1 (57) Изобретение относится к импульсной и вычислительной технике, в частности к импульсным счетчикам с фазоимпульсным представлением информации,. и может быть использовано в устройствах промышленной автоматики и вычислительной техники с повышенными характеристиками экономичности и надежности функционирования. Цель изобретения — повышение достоверности функционирования и автоматизации процесса восстановления работоспособности, Двоично-десятичный (Ь

"4

О

О

СО

1676098

40 счетчик реализован по многоразрядной схеме на IK-триггерах 6.1-6.5 с встроенными средствами контроля правильности срабатывания и элементах И 11,1-11.3, 13,14,16, 18.1-18.4, 19,1 — 19.4, И вЂ” ИЛИ 7.17.4, 8,1-8.3, 9.1-9.3, ИЛИ 10,1 — 10.3

12,15,17.1-17.4, Наличие в структуре двоично-десятичного счетчика средств функционального контроля основных его элементов — триггеров и средств автоматической реконфигурации работоспособной структуры позволяет автоматизировать

Изобретение относится к импульсной и вычислительной технике, в частности к импульсным счетчикам с фазоимпульсным представлением информации, и может быть применено в устройствах промышленной автоматики и вычислительной техники.

Цель изобретения — повышение достоверности функционирования и BBтоматизация процесса восстановления работоспособности.

На фиг.1 представлена структурная схема предлагаемого двоично-десятичного счетчика на фиг.2 — функциональная схема триггера каждого разряда; на фиг,3 — временная диаграмма его работы.

Двоично-десятичный счетчик содержит основные 1 — 4 и резервный 5 разряды, триггеры 6.1-6.5 разрядов, первые 7.1-7.4, вторые 8,1-8.3 и третьи 9.1-9.3 элементы

2-2И-ИЛИ разрядов, вторые 10.1-10,3 элементы ИЛИ разрядов. элементы И/И вЂ” НЕ

11,1-11,3 разрядов, второй 12 элемент ИЛИ устройства, второй 13 и третий 14 элементы

И устройства, первый 15 элемент ИЛИ устройства, первый 16 элемент И устройства, первые 17.1-17.4 элементы ИЛИ разрядов, первые 18.1-18.4 и вторые 19;1-19.4 элементы И разрядов, третий элемент И 20 четвертого разряда, Первый 21 и второй 22 синхровходы (фиг.1) устройства соединены соответственно с первым и вторым входами первого элемента И 16 устройства, выход которого соединен со счетными входами триггеров

6.1-6.5. Вход 23 установки в "0" устройства соединен с R-входами триггеров 6,1-6.5, Вход 24 установки в исходное состояние средств функционального контроля устройства соединен с Rt=-входами триггеров

6. 1 — 6,5. процесс восстановления работоспособности счетчика при отказе одного из разрядов, что повышает долговечность интегральной микросхемы и сокращает время восстановления работоспособности устройств автоматики и вычислительной техники на этапе их эксплуатации. Работа предложенного двоично-десятичного счетчика поясняется таблицами, приведенными в описании изобретения, и временной диаграммой работы триггера каждого разряда. 5 табл„З ил, Вход 25.1 предустанова первого разряда соединен с вторым входом первой группы входов элемента 2 — 2И вЂ” ИЛИ 8.1 и с инверсным Я-входом триггера 6.1. Вход25,2 предустанова второгого разряда соединен с первым входом второй группы входов элемента 2 — 2И вЂ” ИЛИ 8.1 с вторым входом первой группы входов элемента 2 — 2И вЂ” ИЛИ 8.2.

Вход 25.3 предустанова третьего разряда соединен с вторым входом второй группы входов элемента 2 — 2И-ИЛИ 8.2 и вторым входом первой группы входов элемента 22И вЂ” ИЛИ 8.3. Вход 25.4 предустанова четвертого разряда соединен с вторым входом второй группы входов элемента 2 — 2И-ИЛИ

8.3 и вторым входом элемента И 20.

Прямой выход триггера 6,1 соединен с первым входом элемента ИЛИ 17,1, выход которого соединен с вторым входом первой группы входов элемента 2 — 2И-ИЛИ 7,1, первыми входами элементов И 18,1 — 18. 3 и

19.1 — 19.3, четвертым входом элемента И

18.4 и с входом элемента И 19.4. Выход

"Отказ" триггера 6,1 соединен с вторым входом элемента ИЛИ 17,1, первым входом второй группы входов элемента 2 — 2И вЂ” ИЛИ 7.1 и с первым входом первой группы входов элемента 2 — 2И-ИЛИ 8,1. Выход "Отсутствие отказа" триггера 6.1 соединен с первым входом первой группы входов элемента 22И вЂ” ИЛИ 7.1 и первыми входами элементов

ИЛИ, 10.1 и И/И-НЕ 11.1. Выход элемента

2 — 2И вЂ” ИЛИ 7,1 является первым 26.1 информационным выходом устройства, Выход элемента 2-2И-ИЛИ 8.1 соединен с инверсным S-входом триггера 6.2, Выход элемента 2 — 2И вЂ” ИЛИ 9.1 соединен с вторым входом элемента И 18,1, выход которого соединен с

1-входом триггера 6,2, Выход элемента И

19,2 соединен с К--входом триггера 6.2.

Прямой выход триггера 6,2 соединен с первым входом элемента ИЛИ 72, выход

1676098

20

25 соединен с вторым входом элемента ИЛИ 40

50

55 которого соединен с вторым входом второй группы входов элемента 2-2И вЂ” ИЛИ

7.1, вторым входом первой группы входов элемента 2 — 2И вЂ” ИЛИ 7.2, вторым входом второй группы входов элемента 2-2ИИЛИ 9.3, с вторыми входами элементов И

18.2 и 19.2, третьим входом элемента И 18.3 и с третьим входом элемента И 18.4. Выход

"Отказ" триггера 6.2 соединен с вторым входом элемента ИЛ И 17.2. В ыход "Отсутствие отказа" триггера 6.2 соединен с вторыми входами элементов ИЛИ 10.1 и И/И-НЕ

11,1, Выход элемента ИЛИ 10.1 соединен с первым входом элемента И 13. Прямой выходэлемента И/И вЂ” НЕ 11.1 соединен с вторым входом второй группы входов элемента 2 — 2И вЂ” ИЛИ 8,1, входсв. первой группы входов злемечта 2-2И вЂ” ИЛИ 9.2, первым входом первой группы входов элемента 2 — 2И вЂ” ИЛИ 7.2 и с первыми входами элементов ИЛИ 10.2 и И/И-НЕ 11.2. Выход элемента 2 — 2И вЂ” ИЛИ 7.2 является вторым информационным выходом 26.2 устройства, Выход элемента 2-2И-ИЛИ 8.2 соединен с инверсным S-входом триггера 6.3, Выход элемента 2-2И-ИЛИ 9.2 соединен с третьим входом элемента И 18.2.

Выход элемента И 18.2 соединен с 1входом триггера 6.3, К-вход которого соединен с выходом элемента И 19.2. Прямой выход триггера 6.3 соединен с первым входом элемента ИЛИ 17.3, выход которого соединен с вторым входом элемента И 18.3, вторым входом второй группы входов элемента 2 —.2И вЂ” ИЛИ 7,2, вторым входом первой группы входов элемента 2 — 2И вЂ” ИЛ И 7.3, первым входом второй группы входов элемента 2-2И-ИЛИ 9,3 и с первым входом элемента И 18.4. Выход "Отказ" триггера 6.3

17.3 и первым входом элемента ИЛИ 15.

Выход "Отсутствие отказа" триггера 6,3 соединен с вторыми входами элементом ИЛИ

10.3 и И/И вЂ” НЕ 11.3, Выход элемента ИЛИ

10.3 соединен с вторым входом элемента И

13. Прямой выход элемента И/И-НЕ,11.2 соединен с первым входом второй группы входов элемента 2-2И-ИЛИ 8.2, входом первой группы входов элемента 2 — 2И вЂ” ИЛИ

9,3, первым входом первой группы входов элемента 2 — 2И вЂ” ИЛИ 7,3 и с первыми входами элементов ИЛИ 10.3 и И/И вЂ” НЕ 11.3.

Выход элемента 2-2И-ИЛИ 7,3 является третьим информационным выходом 26,3 óñтройства. Выход элемента 2-2И вЂ” ИЛИ 8,3 соединен с инверсным S-входом триггера

6.4. Выход элемента 2-2И-ИЛИ 9.3 соединен с вторым входом элемента И 19,3.

Выход элемента И 18.3 соединен с 1-входом триггера 6,4, К-вход которого соединен

10

35 с выходом элемента И 19.3. Прямой выход триггера б:4 соединен с первым входом элемента ИЛИ 17.4, выход которого соединен с вторым входом элемента И 18.4, вторым входом второй группы входов элемента 2 — 2И вЂ” ИЛИ 7.3 и с вторым входом первой группы входоа элемента 2 — 2И вЂ” ИЛИ

7.4, И н версн ый выход триггера 6.4 соединен с вторым входом второй группы входов элемента 2 — 2И вЂ” ИЛИ 9.1. Выход "Отказ" триггера 6.4 соединен с вторым входом элемента

ИЛИ 17,4 и вторым входом элемента ИЛИ

15. Выход "Отсутствие отказа" триггера 6.4 соединен с вторыми входами элементов

ИЛИ 10.3 и И/И-НЕ 11.3, Выход элемента

ИЛИ 10,3 соединен с третьим входом элемента И 13. Прямой выход элемента И/И—

НЕ 11.3 соединен с первым входом первой группы входов элемента 2 — 2И вЂ” ИЛИ 7.4, первым входом элемента ИЛИ 12, первым входом элемента И 14, первым входом второй группы входов элемента 2 — 2И вЂ” ИЛИ 8.3 и с первым входом второй группы входов элемента 2 — 2И вЂ” ИЛИ 9.1. Инверсный выход элемента И/И-НЕ 11.3 соединен с первым входом второй группы входов элемента 22И-ИЛИ 7.4 и с первым входом элемента И

20, выход которого соединен с инверсным

S-входом триггера 6.5. Выход элемента 22И вЂ” ИЛИ 7.4 является четвертым информационным выходом 26.4 устройства.

Выход элемента И 18.4 соединен с 1-входом триггера 6,5, К-вход которого соединен с выходом элемента И 19.4. Прямой выход триггера 6.5 соединен с вторым входом второй группы входов элемента 2 — 2И вЂ” ИЛИ

7.4. Инверсный выход триггера 6,5 соединен с вторым входом первой группы входов элемента 2 — 2И вЂ” ИЛИ 9.1 и вторым входом второй группы входов элемента 2 — 2И вЂ” ИПИ 9.2.

Выход "Отсутствие отказа" триггера 6,5 соединен с вторыми входами элементов ИЛИ

1? и И 14, Выход элемента ИЛИ 12 соединен с четвертым входом элемента И 13, выход которого является выходом 27 "Отсутствие отказа" устройства. Выход элемента ИЛИ 15 соединен с первым входом первой группы входов элемента 2 — 2И-ИЛИ 9.1. Выход элемента И 14 является выходом 28 "Отсутствие частичного отказа" устройства.

Триггер каждого разряда (фиг.2) содержит первый 29 и второй 30 элементы И—

ИЛИ-НЕ, первый 31 и второй 32 элементы

И, первый-четвертый 33-36 элементы ИНЕ, первый 37 элемент НЕ, третий элемент

И 38, второй элемент НЕ 39, четвертый элемент И 40, элемент И/И-НЕ 41 и элемент

7И вЂ” ИЛИ/7И вЂ” ИЛИ вЂ” НЕ 42, R-вход 43 триггера каждого разряда (фиг,2) соединен с первым входом элемента

1676098

И 40, вторым входом первой и первым входом второй групп входов элемента И-ИЛИНЕ 29, с первым входом элемента И 31 и первым входом элемента И вЂ” НЕ 36. I-вход

44 трипера каждого разряда соединен с третьим входом второй группы входом элемента И вЂ” ИЛИ вЂ” HE 29, вторым входом элемента И/И вЂ” НЕ 41 и вторым входом третьей группы входов элемента 7И-ИЛИ/7ИИЛИ-HE 42.Синхровод 45 триггера каждого разряда соединен с четвертым входом второй группы входов элемента И вЂ” ИЛИ-НЕ 29, первым. входом первой группы входов элемента И-ИЛИ вЂ” НЕ 30 и с входом элеменга

НЕ 37, К-вход 46 триггера каждого разряда соединен с вторым входом первой группы входов элемента И-ИЛИ-НЕ 30, первым входом элемента И/И-НЕ 41 и с первым входом четвертой группьi входов элемента

7И-ИЛИ/7И вЂ” ИЛИ-Н Е 42. 5-вход 47 триггера каждого разряда соединен с четвертым входом первой и первым входом второй групп входов элемента И вЂ” ИЛ И-Н Е 30, с третьим входом элемента И 32 и третьим входом элемента И вЂ” НЕ 35. RF-вход 48 триггера каждого разряда соединен с первым входом седьмой группы входов элемента

7И вЂ” ИЛИ/7И вЂ” ИЛИ вЂ” НЕ 42. Выход элемента

И-ИЛИ-НЕ 29 соединен с вторым входом элемента И 32 и вторым входом второй группы входов элемента И вЂ” ИЛИ вЂ” НЕ 30, выход которого соединен с вторым входом элемента И 31 и первым входом первой группы входов элемента И-ИЛИ-НЕ 29, Выход элемента И 31 соединен с первым входом элемента И вЂ” НЕ 33, третьим входом второй, вторым входом четвертой и с вторым входом пятой групп входов элемента 7И—

ИЛИ/7И вЂ” ИЛИ-Н Е 42. Выход элемента И 32 соединен с вторым входом элемента И-НЕ

34, четвертым входом первой, первым входом третьей и с вторым входом шестой групп входов элемента 7И вЂ” ИЛИ/7И вЂ” ИЛИНЕ 42. Выход элемента И вЂ” НЕ 33 соединен с вторым входом элемента И-НЕ 35, первым входом элемента И 38 и первым входом элемента И 32. Выход элемента VII--HE

34 соединен с вторым входом элемента

И вЂ” НЕ 36, вторым входом элемента И 38 и третьим. входом элемента И 31, Выход weмента НЕ 37 соединен с вторым входом элемента И-HE 33, первым входом элемента И-НЕ 34, третьим входом первой и с вторым входом второй групп входов элемента 7И вЂ” ИЛИ/7И-ИЛИ-НЕ 42. Выход элемента И 38 соединен с входом элемента Н Е 39 и третьим входом третьей, четвертой, пятой и шестой групп входов элемента

7И вЂ” ИЛИ/7И-ИЛИ-НЕ 42. Выход элемента

НЕ 39 соединен с вторым входом первой и

40 первым входом второй групп входов элемента 7И-ИЛИ/7И вЂ” ИЛИ вЂ” НЕ 42, Выход элемента И 40 соединен с пятыми входами первой и второй, с четвертыми входами третьей, четвертой, пятой и шестой групп входов элемента 7И вЂ” ИЛИ/7А — ИЛИ вЂ” НЕ

42. Инверсный выход элемента И/И вЂ” HE

41 соединен с пятыми входами третьей и четвертой групп входов элемента 7И—

ИЛИ/7И вЂ” ИЛИ вЂ” НЕ 42, Прямой выход элемента И/И вЂ” НЕ 41 соединен с пятыми входами пятой и шестой групп входов элемента 7И вЂ” ИЛИ/7И-ИЛИ вЂ” НЕ 42, прямой выход которого является выходом "Отказ" триггера и соединен с вторым в:<одом своей седьм и группы входов. Инверсный выход элемента 7И вЂ” ИЛИ/7И вЂ” ИЛИ-НЕ 42 является выходом 51 "Отсутствие атк за" триггера каждого разряда. Выход элемента И вЂ” НЕ 35 является прямым выходом триггера каждого разряда и соединен с третьим входом элемента И вЂ” НЕ 36, третьим входом первсй группы входов элемента И вЂ” ИЛИ вЂ” НЕ 30 и первыми входами первой и пятой групп входов элемента 7И вЂ” ИЛИ/7И вЂ” ИЛИ-НЕ 42. Выход элемента И вЂ” НЕ 36 является инверсным выходом 50 триггера и соединен с вторым входом второй группы входов элемента И—

ИЛИ вЂ” НЕ 29, первым входом элемента И-НЕ

35, четвертым входом второй и с первым входом шестой групп входов элемента 7ИИЛИ/7И вЂ” ИЛИ вЂ” НЕ 42.

Рассмотрим функциональное назначение элементов логической структуры предлагаемого двоично-десятичного счетчика, Разряды 1 — 4 являются основными разрядами двоично-десятичного счетчика, выполняющими заданный набор функций устройства. Разряд 5 является резервным разрядом двоична-десятичного счетчика и предназначен для автоматического замещения одного из основных разрядов при его отказе, Триггеры 6.1-6.5 предназначены для хранения числа накопленных импульсов, поступивших на синхровходы 21 и 22 устройства при разрешении их счета, Кроме этой функции в структуре каждого триггера имеются средства встроенного контроля, которые позволяют непрерывно контролировать правильность срабатывания всех логических элементов триггера каждого разряда.

Первые элементы 2 — 2И вЂ” ИЛИ 7,1-7.4 предназначены для коммутации на соответствующие информационные выходы

26.1 — 26,4 устройства значений сигналов с прямых выходов триггеров данного или последующего разрядов.

1676098

Вторые элементы 2 — 2И вЂ” ИЛИ 8.1 — 8.3 и элемент И 20 осуществляют коммутацию входа предустанова 25,1 — 25.4 на инверсный вход триггера данного или последующего разряда, в зависимости от его исправного (или неисправного) состояния.

Третьи элементы 2 — 2И вЂ” ИЛИ 9,1 — 9,3 обеспечивают алгоритм функционирования двоично-десятичного счетчика, учиты-» вая работоспособность соответствующих триггеров разрядов, Элементы ИЛИ 10.1 — 10.3 и 12 предназначены для обобщения сигналов "Отсутствие отказа" триггеров 6,1-6.5 разрядов, Элементы И/И вЂ” НЕ 11,1 — 11.3 используются для формирования функций учета исправного (неисправного) со"тояния триггеров одноименного и всех предыдущих разрядов На прямом и инверсном выходах элемента И/И-НЕ 11.1 формируются соответственно функции г.!лг.г и Е1" Е2 {где

F>, имея значение логической единицы, означает исправность соответствующего триггера; F>, имея значение логического нуля, означает неисправность соответствующего триггера). Соответственно на выходах элемента И/И вЂ” НЕ 11.2 формируются функции

Fi Рг Рз и FI< Fz Fg, а на выходах элемента

И/И вЂ” Н Е 1,3 формируются F1 F2 F3 + F4 и

F)> Fg< F3

Элемент И 13 обобщает сигнал "Отсутствие отказа" во всех триггерах 6.1-6.5 разрядов и формирует на своем выходе сигнал

"Отсутствие отказа" устройства в целом.

Элемент И 14 формирует на своем выходе сигнал "Отсутствие частичного отказа" означающего, что в устройстве нет откаэавmего ни одного триггера разрядов. При отказе хотя бы одного из триггеров 6.1 — 6.5 на выходе элемента И 14 формируется нулевой логический потенциал, сигнализирующий о наличии частичного отказа в устройстве.

Элементы ИЛИ 17,1-17.4 предназначены для блокировки значения логического уровня сигнала на прямом выходе отказавmего триггера на логику работы исправных элементов устройства, Первые 18,1 — 18,4 и вторые 19.1-19.4 элементы И являются входной логикой !- и

К-входов триггеров разрядов двоично-десятичного счетчика.

Элементы И вЂ” ИЛИ-НЕ 29 и 30, И 31 и 32, HE 37 и И-НЕ 33 и 34 образуют схему вспомогательного триггера с входной логикой работы IK- или RS-триггера (фиг.2).

Элементы И-НЕ 35 и 36 образуют схему основного триггера каждого разряда.

Элемент HE 37 предназначен для организации двухтактного режима работы !К10

55 триггера при Hàëè÷èè одного тактового входа 45. Кроме того, на выходе элемента НЕ

37 вырабатывается сигнал разрешения сравнения сигналов на противоположных плечах (выходах) основного и вспомогательного триггеров (фиг,2 точки А и Q, точки А и

Q) в режиме хранения информации.

Элемент И 38 обеспечивает контроль наличия сигнала запрета работы основного триггера и формирует на своем выходе сигнал строба сравнения, задержанного относительно положительного фронта тактового сигнала С на время не менее

3T: (где T ð — время срабатывания одного логического элемента структуры триггера), т.е. на время срабатывания элементов НЕ

37, И-HF 33 и 35, а также на время срабатывания самого элемента И 38. Особенностью элемента И 38 является то, что его время срабатывания должно быть не менее Т р. т.е. если для остальных логических элементов структуры IK-триггера время срабатывания "-»îçìoæío не более Т >, то для элемента

И 38 оно должно быть не менес Тср. Данное ограничение можно выполнить при разработке технологии микросхемы.

Элемент НЕ 39 предназначен для формирования на своем выходе сигнала строба сравнения. задержанного на время 4Т р относительно отрицательного фронта тактового сигнала С.

Элемент И 40 предназначен для формирования сигнала запрета сравнения во второй, третьей, четвертой, пятой, шестой и первой группах входов элемента 7И—

ИЛИ/7И вЂ” ИЛИ-НЕ 42 в момент асинхронной установки II"-триггера по его входам Я

43 и S 47, соответственно, в нулевое или еди ничное состоя н ие.

Элемент И/И вЂ” HE 41 на своих прямом и инверсном выходах формирует сигнал функций К и I v КK, которыми открываются соответственно пятая и шестая, а также третья и четвертая группы входов элемента 7ИИЛИ/7И вЂ” ИЛИ вЂ” НЕ 42, который осуществля» ет на своих группах входов контроль правильности срабатывания всех логических элементов структуры !К-триггера. В случае нарушения логики функционирования (отказ какого-либо логического элемента структуры триггера) на прямом выходе элемента 7И вЂ” ИЛИ/7И вЂ” ИЛИ вЂ” НЕ 42 формируется сигнал "Отказ", который посредством своей обратной связи через в-орой вход седьмой группы входов осуществляет так называемый "эффект самозахвата", т.е., устанавливается в устойчивое состояние логической единицы.

В общем случае на входах элемента 7И—

ИЛИ/7И вЂ” ИЛИ-НЕ 42 реализуется функци1676098

12 онал отказа, который можно представить следующим аналитическим выражением;

F = (CIKRS) Р3 (CIKRS) А V(CIKRS) . А Q У(С!КЯЯ) А QyС А Q R SVC À Q R к5 (!) 5 где С, С вЂ” единичное и нулевое состояние тактового сигнала на С-входе 45 !К-триггеpа;

i, — единичное и нулевое состояние сигнала на входе 44 !К-триггера; 10

К, К вЂ” единичное и нулевое состояние сигнала на К-входе 46 !К-триггера, R — единичное состояние сигнала íà Rвходе 43 IK-триггера;

S — единичное состояние сигнала на S- 15 входе 47 I К-триггера;

А, А — единичное и нулевое состояние сигналов соответственно в точках А и А на фиг,2;

Q, 0 — состояния сигналов на прямом 49 20 и инверсном 50 выходах IK-триггера, Триггер каждого разряда в процессе функционирования двоично-десятичного счетчика работает следующим. образом.

После включения питания íà RF-вход 48 25 триггера каждого разряда подается нулевой уровень сигнала для установки в исходное состояние средств функционального контроля, так как в силу случайного характера переходных процессов во время включе- 30 ния питания элемент 7И-ИЛИ/7И вЂ” ИЛИНЕ 42 с обратной связью (однофазный триггер) может установиться в единичное состояние на своем прямом выходе. соответствующее сигналу отказ любого иэ 35 триггеров разрядов.

Далее, при исправном состоянии всех логических элементов, работа триггера каждого разряда подчиняется (соответствует) закону функционирования, приведенному в 40 сокращенной табл.1 переходов IK-триггера.

Из табл.1 видно, что IK-.òðèããåð работает в двух режимах:: в синхронном режиме

IK-триггера и в асинхронном режиме RSтриггера. 45

Рассмотрим подробнее каждый из режимов работы универсального fK-триггера каждого разряда и работу элементов функционального контроля за правильностью срабатывания основных логических эле- 50 ментов триггера в ходе его функционирования.

В синхронном режиме работы! К-триггер каждого разряда функционирует в соответствии с табл.2 переходов. 55

В процессе своего функционирования первая ступень IK-триггера подчиняется закону, представленному следующими аналитическими выражениями;

1 (А = "1 ") =- IKC/RS/VIKAC/RS/; (А = "1 ")=

= I КС/R S/v I KAC/R S/, (2) где !, — единичное и нулевое соответственно состояния сигналов на I-входе IKтриггера;

К, К вЂ” единичное и нулевое соответственно состояния сигналов на К-входе IKтриггера;

С вЂ” единичное состояние сигнала на тактовом входе !К-триггера;

R — единичное состояние сигнала на йвходе триггера;

S — единичное состояние сигнала íà Sвходе триггера;

А, А — единичное состояние сигнала на выходах элементов И 31 и 32 IK-триггера, В табл.1 и 2 приняты следующие сокращения: — вход i 44 IK-триггера; К вЂ” вход

К 46 IK-триггера; R — вход R 43 iK-триггера;

S — вход S 47 IK-триггера; С вЂ” тактовый вход

С 45 iK-триггера; RF — вход 48 установки в исходное состоянйе средств функционального контроля (СФ К) К-; 0 — прямой выход 49 триггера; б — инверсный выход 50 триггера; F — выход 51 "Отсутствие отказа" триггера, Š— выход 52 "Отказ" .IК-триггера;

Х вЂ” информация низкого или высокого логического уровня на соответствующем входе триггера; С4, Qn — предыдущее состояние сигнала на прямом и инверсном соответственно выходе триггера; Т„- момент времени до подачи отрицательного фронта тактового импульса; Т„+ — момент времени после подачи отрицательного фронта тактового импульса; Н- неопределенное состо-, яние сигнала на соответствующем выходе триггера; - переход от высокого уровня сигнала к низкому на С-входе 45 триггера.

За выполнением условий выражения (2) следят четвертая, пятая, шестая и третья структуры (группы входов) элемента 7ИИЛИ/7И вЂ” ИЛИ вЂ” НЕ 42.

В процессе своего функционирования вторая ступень iK-триггера (основной триггер) подчиняется закону, представленному следующими аналитическими выражениями; (Q="1")=А С;(Q="1")=А С, (3)

За выполнением условий выражения (3) следят первая и вторая группы входов элемента 7И-ИЛИ/7И-ИЛИ-HE 42.

Функционал отказа любого из логических элементов первой ступени (вспомогательного триггера), реализованный в предлагаемом техническом решении ! К-триггера каждого разряда, можно представить следующим «налитическим выражением:

13

1676098

14 представить выражением

F=Q А CVQ А С. (5)

В случае нарушения условий функционирования, представленных в вь ражении (3), на выходе (прямом) элемента 7И—

ИЛИ/7И вЂ” ИЛИ вЂ” НЕ 42 также вырабатывается сигнал "Отказ" IK-триггера. 2

Рассмотрим последовательность срабатывания всех элементов логической стурктуры предлагаемого IK-триггера в его четырех основных режимах функционирования: хранение, установка "0", установка 2

"1" и инверсия.

В режиме хранения (табл.2, п.3) с приходом положительного фронта тактового импульса на С-вход триггера каждого разряда изменение состояния во вспомогательном 3 триггере не производится. Это обусловлено следующим образом. Примем, что предыдущее состояние IK-триггера было единичным. Тогда при нулевых логических уровнях сигнала на I- и К-входах и единичных уров- 3 нях сигналах íà R-, S- u RF-входах будут закрыты вторые группы входов элементов

И вЂ” ИЛИ вЂ” НЕ 29 и 30, а открыты первые структуры И элементов И-ИЛИ-HE 29 и 30. Таким образом, срабатывание вспомогательного 4 триггера не происходит. Контроль правильности хранения предыдущего состояния в

IK-триггере каждого- разряда происходит следующим образом. В результате вы-, полнения триггером режима хранения 4 состояний основного и вспомогательного триггеров должны совпадать. В предлагаемом устройстве это осуществляется первой и второй группами входов элемента 7И-ИЛИ/7И-ИЛИ-НЕ 42 (фиг.2), 5 на входе которых подаются сигналы с противоположных плеч основного и вспомогательного триггеров (точки А и О, А и Q на фиг.2 соответственно), а также сигнал разрешения проведения сравнения 5 при тактовом сигнале С = 0 с выхода элемента HE 32 и после допустимого времени срабатывания всех элементов основного и вспомогательного триггеров, равного 4Тср, F = IKC(RS) А IKC(RS) А IKAQ(RS)

С IKAQ(RS) С, (4)

В случае нарушения условий функционирования, представленных в выражении (2) на выходе (прямом) элемента 7И—

ИЛИ/7И-ИЛИ-НЕ 42 уже в момент срабатывания логических элементов первой ступени вырабатывается сигнал "Отказ" IKтриггера.

Функционал отказа любого из логических элементов второй ступени (основного триггера), реализованный в техническом решении IK-триггера каждого разряда, можно с выхода элемента НЕ 39. При исправном функционировании всех основных логических элементов триггера каждого разряда на выходе 52 присутствует сигнал низкого

5 логического уровня и в противном случае триггер 42 формирует на своем прямом выходе высокий логический уровень сигнала.

При установке IK-триггера в состояние

10 "0" (табл.2, п.4) с приходом положительного фронта синхроимпульса на входе 45 производится запись нулевого состояния во вспомогательный триггер и, на время действия его высокого уровня, в основ15 ном триггере хранится предыдущее состояние, так как с выхода элемента HE 37 на входы элементов И вЂ” НЕ ЗЗ и 34 поступает нулевой логический уровень сигнала, блокирующий возможное воздействие

0 переходных процессов в элементах ИИЛИ-НЕ 29 и 30, И 31 и 32 вспомогатель. ного триггера на состояние основного триггера (элементы И вЂ” НЕ 35 и 36). Срабатывание элементов вспомогательного тригге5 ра происходит следующим образом. При предыдущем единичном состоянии триггера каждого разряда вторая группа входов элемента И-ИЛИ вЂ” HE 30 открыта и на его выходе через время T р будет установлен

0 сигнал нулевого логического уровня. Первая и вторая группы входов элемента И—

ИЛИ--НЕ 29 будут закрыты нулевыми потенциалами с выхода элемента И вЂ” НЕ 36 и с выхода элемента И-ИЛИ-НЕ 30. Через

5 время 2Тср с момента поступления положительного фронта синхроимпульса на вход 45, на выходах элементов И вЂ” НЕ 33 и

34 установится высокий логический уровень сигнала, Таким образом, через время

0 2Тср с момента поступления положительного фронта синхроимпульса на входах элементов И 31 и 32 присутствуют следующие сигналы; элемент И 31 будет закрыт нулевым логическим уровнем сигнала с вы5 хода элемента И вЂ” ИЛИ вЂ” НЕ 30, элемент И 32 пропустит на свой выход высокий логический уровень сигнала, так как на его входах будут присутствовать все высокие логические уровни сигналов (с выхода эле0 мента И вЂ” НЕ ЗЗ, с выхода элемента И вЂ” ИЛИ—

НЕ 29 и с S-входа триггера), Следовательно, через время ЗТср на выходе элемента И 31 (см. А на фиг,З) будет установлен сигнал нулевого логического уровня, а на выходе

5 эл мента И 32 (А на фиг.3) — высокий логический уровень сигнала.

Контроль правильности срабатывания основных элементов вспомогательного триггера будет осуществлен следующим, образом. Через время, несколько большее, 15

1676098

16 чем ЗТср на выходе элемента И 38, появится высокий логический уровень сигнала, который является стробом сравнения третьей и четвертой групп входов элемента 7И-ИЛИ/7И-ИЛИ вЂ” НЕ 42, осуществляющих контроль правильности срабатывания логических элементов вспомогательного триггера. Если в результате срабатывания основных логических элементов вспомогательного триггера будет

10 ного триггера) сработала правильно и на прямом выходе .элемента 7И вЂ” ИЛИ/7И—

ИЛИ-НЕ 42 присутствует сигнал логического "0". При неправильном срабатывании (отказе какого-либо из основных элементов

30 вспомогательного триггера) равенство (6) нарушается и элемент 7И вЂ” ИЛИ/7И-ИЛИНЕ 42 пропускает высокий логический уровень сигнала на свой прямой выход и устанавливается в устойчивое единичное состояние, сигнализируя о возникновении

35 отказа, На выходе 52 (F) триггера любого из разрядов формируется сигнал "Отказ", означающий, что первая ступень! К-триггера сработала неправильно.

Функционирование и контроль правильности срабатывания основных логических элементов основного триггера в этом

40 режиме производится следующим образом.

По окончании действия сигнала на тактовом входе 45 и при правильном срабатывании элементов вспомогательного триггера на одном из элементов И вЂ” НЕ 33 и 34 формируется сигнал логического "0", который установит сигнал на выходе элемента И 38 в

50 одноименное состояние, что приведет к формированию высокого логического уровня сигнала на выходе элемента НЕ 39, т,е. к формированию строба сравнения через время 4Тср с момента поступления отрицательного фронта тактового сигнала.

Одновременно с этим появление сигнала логического "0" на выходе одного из элементов И-НЕ 33 и 34, а для рассматриваемого примера сигнал логического нуля присутствыполнено условие: (RS) С (3К) А = "1", (6) где R — единичный логический уровень сигнала на R-входе триггера;

S — единичный логический уровень сиг- 15 нала на S-входе триггера;

С вЂ” единичный уровень сигнала на Свходе триггера;

К вЂ” единичный уровень сигнала на Квходе триггера; 20 ! — единичный уровень сигнала на 1-входе т иггера;

- единичный уровень сигнала на выходе элемента ИЗ2, то первая ступень (элементы вспомогатель- 25 вует на выходе элемента И вЂ” НЕ 34, приведет к формированию единичного состояния на выходе элемента И-HE 36, что соответствует необходимому значению логического сигнала на выходе 50 (Q), т.е, режиму "Установка нуля". Через время 4Тср закончится переходный процесс установки в нулевое состояние сигнала на выходе элемента Y.——

НЕ 35. Таким образом, через время 4Тср с момента поступления на вход 45 триггера каждого разряда отрицательного фронта синхросигнала в основном триггере (элементы И вЂ” НЕ 35 и 36) заканчиваются переходные процессы и на первой и второй группах входов элемента 7ИИЛИ/7И вЂ” ИЛИ вЂ” НЕ 42 производится контроль состояний противоположных плеч вспомогательного и основного триггеров (сигнал в точке А с сигналом на выходе 50 и в точке А с сигналом на выходе 49). При правильном срабатывании основного триггера на прямом выходе элемента 7И—

ИЛИ/7И вЂ” ИЛИ вЂ” НЕ 42 присутствует сигнал логического нуля, в противном случае вырабатывается сигнал логической единицы, означающий отказ одного из элементов N-НЕ

35 и 36 основного триггера, В режиме установки триггера каждого разряда в "1" (табл.2, п.5) с приходом положительного фронта синхроимпульса на вход 45 (фиг.3а) производится запись единичного состояния во вспомогательный триггер и, на вермя действия синхроимпульса, основной триггер переводится в режим хранения предыдущего состояния, так как с выхода элемента НЕ 37 на входы элементов И вЂ” HE 33 и 34 поступает нулевой логический уровень сигнала, блокирующий возможное воздействие переходных процессов в логических элементах вспомогательного триггера на состояние основного триггера. Срабатывание логических элементов вспомогательного триггера производится следующим образом, При предыдущем нулевом состоянии tKтриггера на выходе элемента И вЂ” ИЛИ вЂ” НЕ

29 через время 2Тср будет сформирован нулевой логический уровень сигнала, а на выходе элемента И вЂ” ИЛИ вЂ” НЕ 30 — высокий логический уровень сигнала. В результате этого элемент И 32 закрыт нулевым уровнем сигнала с выхода элемента И вЂ” ИЛИ вЂ” НЕ 29, а элемент И 31 — открыт, т.е, через время

ЗТср, при правильном срабатывании элементов вспомогательного триггера, в точке А устанавливается высокий логический уровень сигнала, а в точке А — нулевой логический уровень сигнала.

Контроль правильности срабатывания логических элементов вспомогательного

1676098

18 триггера в этом режиме осуществляется следующим образом. Через такое же время

ЗТ,Р на выходе элемента И 38 формируется высокий логический уровень сигнала, который для пятой и шестой групп входов элемента 7И вЂ” ИЛИ/7И вЂ” ИЛИ вЂ” НЕ 42 является стробом сравнения. Если же в результате срабатывания основных элементов вспомогательного триггера будет выполнено условие: (RS) С (1К) А =- -1-, (7) где R — единичный сигнал на R-входе триггера;

S — единичное состояние сигнала íà Sвходе триггера;

С вЂ” единичный сигнал на С-входе триггера;

1 — единичный сигнал на 1-входе триггера;

К вЂ” нулевой сигнал на К- входе триггера;

А — единичный сигнал на выходе элемента И 31, то элементы вспомогательного триггера сработали правильно и на выходе элемента 7И вЂ” ИЛИ/7И вЂ” ИЛИ вЂ” НЕ 42 будет присутствовать сигнал логического "0", При неправильном срабатывании (отказе) какого-либо из основных логических элементов вспомогательного триггера равенство (7) нарушается и четвертая группа входов элемента 7И вЂ” ИЛИ/7И-ИЛИ вЂ” НЕ

42 пропускает на его прямой выход высокий логический уровень сигнала, что приводит к формированию устойчивого сигнала "Отказ" на выходе 52 триггера любого из разрядов, Функционирование и контроль правильности срабатывания основных логических элементов основного триггера в этом, режиме производится следующим образом. По окончании действия сигнала на входе 45 (фиг.3, V<) и при правильном срабатывании вспомогательного триггера элементом И вЂ” НЕ 33 формируется сигнал логического "0", который установит выходы элементов И 38 и И-НЕ 35 в соответствующие логические состояния, На выходе элемента И 38 будет сформирован сигнал логического "0", который приведет к формированию на выходе элемента HE 39 сигнала высокого логического уровня. Этот сигнал будет сформирован с задержкой на 4Tgp по отношению к моменту появления отрицательного фронта тактового импульса. На выходе элемента И-НЕ 35 также через время ЗТср сформируется сигнал логической единицы, который через время 4Тср приводит к формированию сигнала логического нуля на выходе элемента И-НЕ 36.

Таким образом, через время 4Т р на выхопредыдущем единичном состоян и появле55 ние положительного фронта синхроимпульса на входе 45 приводит к срабатыванию элемента И-ИЛИ вЂ” HE 30, на выходе которого через время 2Тср формируется сигнал нулевого логического уровня, Через время

50 дах 49 и 50 триггера будет сформированы соответственно высокий и низкий логические уровни сигналов, что будет соответствовать заданному режиму функционирования IK-триггера, т.е. режиму

"Установка "1"". Таким образом, через время 4Т Р с момента поступления на вход 45

IK-тоиггеоа отоицательного фронта тактового сигнала в основном триггере заканчиваются переходные процессы и на первой и второй группах входов элемента 7И—

ИЛИ/7И--ИЛИ вЂ” НЕ 42 по стробу сравнения с выхода элемента НЕ 39 производится контроль правильности срабатывания его логических элементов И вЂ” НЕ 35 и 36.

При правильном срабатывании на выходе (прямом) элемента 7И-ИЛИ/7И вЂ” ИЛИ вЂ” HE

42 вырабатывается сигнал логического "0", в противном случае — сигнал логической 1".

В режиме инверсии состояния триггера каждого разряда (табл.2, п.6), или, как его еще называют, режиме счета с приходом положительного фронта синхроимпульса на вход 45 1К-триггера производится изменение предыдущего состояния триггера на противоположное, При исправном функционировании основных логических элементов 1К-триггера должны быть выполнены следующие равенства: (RS) (1КС). А Q = "1"; (8) (RS) (IКС) А 0 = "1", (9)

Контроль правильности срабатывания основных логических элементов вспомогательного триггера в этом режиме осуществляется пятой и шестой группами входов элемента 7И вЂ” ИЛИ/7И вЂ” ИЛИ вЂ” НЕ 42 в момент времени 3Тср с момента появления положительного фронта тактового импульса, Если равенства (8) и (9) не нарушаются. то сигнал "Отказ" на выходах 52 триггеров каждого разряда не формируется. При возникновении отказа одного из основных логических элементов вспомогательного триггера равенства (8 или 9) нарушаются и на выходах 52 триггеров разрядов формируется сигнал "Отказ". Временная диаграмма работы устройства в этом режиме приведена на фиг.3б

Функционирование триггера каждого разряда в счетном режиме производится следующим образом. При подаче на входы

IK-триггера сигналов согласно п.6 табл.2 и

1676098

ЗТср в точке А установится одноименный логический уровень, а в точке А — высокий логический уровень сигнала. Контроль правильности срабатывания этих элементов производится сигналом с выхода weмента И 38, который сформируется также через время ЗТср, Если все логические элементы сработали правильно, то пятая группа входов элемента 7И вЂ” ИЛИ/7И вЂ” ИЛИ-НЕ

42 не пропустит на его выход сигнал высокого логического уровня, в противном случае будет сформирован сигнал "Отказ" триггера на его выходе 52, Инверсия нулевого состояния триггера каждого разряда производится аналогичным образом, только в этом случае нулевой логический уровень сигнала будет сформирован в точке А и контроль правильности срабатывания основных логических элементов вспомогательного триггера будет производиться шестой группой входов элемента 7ИИЛИ/7И вЂ” ИЛИ вЂ” НЕ 42. Контроль правильности срабатывания основных логических элементов основного триггера аналогичен ранее приведенным режимам работы IKтриггера при его установке в "0" и "1".

Таким образом, во всех четырех синхронных режимах функционирования IKтриггера каждого разряда осуществляется постоянный контроль за достоверностью срабатывания его основных логических элементов, B случае нарушения (отказа) какого-либо из основных логических элементов IK-триггера любого.из разрядов на соответствующем выходе 52 формируется сигнал "Отказ", который сигнализирует о недостоверной работе соответствующего триггера разряда.

В асинхронном режиме функционирования IK-триггера, при управлении его состоянием сигналами на R- u S-входах, срабатывание его логических элементов подчиняется закону функционирования

RS-триггера, приведенному в табл,3 переходов.

Контроль правильности срабатывания логических элементов основного и вспомогательного триггеров в этом режиме полностью перекрывается реализованным контролем режима хранения для синхронной работы IK-триггера, а также режимами установки его 8 ""0" и "1".

При появлении нулевого потенциала на R- или 8-входе триггера на выходе элемента И 40 формируется запрещающий сигнал, который блокирует первую-шестую группы входов элемента 7И-ИЛИ/7ИИЛИ-HE 42 на момент действия нулевого потенциала на R- или! -входе триггера лю5

55 бого из разрядов. Далее осуществляется контроль состояний сигналов на противоположных плечах основного и вспомогательного триггеров (точка А с выходом 50 и точка

А с выходом 49 триггера). Режим хранения был описан ранее.

Таким образом, в процессе подсчета импульсов триггер каждого разряда непрерывно контролируется на правильность срабатывания и, в случае отказа какого-либо из основных логических элементов своей структуры, формирует на своем выходе "Отказ" сигнал высокого логического уровня, Двоична-десятичный счетчик, содер-* жащий в каждом разряде описанный триггер, работает следующим образом.

Для установки двоично-десятичного счетчика в исходное состояние на вход 23 (фиг,1) устройства подается нулевой логический сигнал. При этом все триггеры 6.1-6,5 устанавливаются е нулевое состояние.

При исправном состоянии всех основных триггеров 6,1 — 6.4 и полном режиме счета от 0 до 9 на входы 25,1-25,4 подаются сигналы логической "1". Так как на выходах

51 триггеров 6.1 — 6.4 "Отсутствие отказа" присутствуют сигналы логической единицы, а на выходах 52 "Отказ" — сигналы логического нуля, то единичными разрешающими сигналами открыты следующие элементы устройства: первые группы входов первых элементов 2-2И-ИЛИ 7.1 — 7.4 (разрешена подача нэ информационные выходы 26.1—

26.4 устройства значений логических сигналов с прямых выходов триггеров 6,1-6.4 одноименных разрядов), вторые группы входов вторых элементов 2 — 2И вЂ” ИЛИ 8;1—

8.3 (разрешено прохождение сигналов с входов 25.1 — 25.4 предустанова на соответствующие, одноименные, инверсные Sвходы триггеров 6.1 — 6,4), вторая группа входов третьего элемента 2 — 2И вЂ” ИЛИ 9.1 первого разряда в момент счета импульсов от 0 до 8 (разрешен перенос состояния значения сигнала с с единичного выхода триггера 6,1 на I-вход триггера 6.2), первая группа входов третьего элемента 2 — 2ИИЛИ 9.2 второго разряда открыта в течение полного цикла счета значением функции Ft

F7), первая группа входов третьего элемента

2-2И вЂ” ИЛИ 9,3 третьего разряда открыта также в течение полного цикла счета значением функции F>.Fz F . Одновременно с этим закрываются следующие элементы устройства: вторая группа входов первых элементов 2-2И-ИЛИ 7.1-7.4 (запрещена подача на информационные выходы

26.1-26.4 устройства значений сигналов с прямых выходов триггеров последу22

21

1676098 ющих разрядов), первая группа входов элементов-2И-ИЛИ 8.1-8.3 (запрещена подача сигналов с входов 25.1 — 25,4 предустанова устройства на инверсные Sвходы триггеров последующих разрядов).

Первая группа входов третьего элемента 22И вЂ” ИЛИ 9.1 закрывается нулевым состояние с выхода элемента ИЛИ 15, вторая группа входов -iретьего элемента 2 — 2И—

ИЛИ 9.2 закрывается нулевым состоянием функции ЕФГ2.

В табл,4 приведено состояние входов и выходов в режиме счета импульсов.

Счет синхроимпульсов, поступающих пои единичном состоянии логического сигнала на входе 22 - синхровхода 21, производится в полном соответствии с состоянием табл,1.

В табл,5 приведены значения состояний счетчика при использовании входов

25.1 — 25.4 предустанова и исправной работе основных триггеров 6,1 — 6.4, При неисправном состоянии одного из триггеров 6.1 — 6.4 на соответствующем выходе "Отказ" триггера формируется сигнал логической "1", а на входе "Отсутствие отказа" — сигнал логического "0".

Рассмотрим порядок перестройки логической структуры предлагаемого двоичнодесятичного счетчика на примерах. когда произошел отказ триггера 6.1 и 6.3.

При отказе триггера 6.1 на выходе F

"Отказ" этого триггера формируется высокий логический уровень сигнала, а на выходе F "Отсутствие отказа" — сигнал низкого логического уровня. Нулевой сигнал с выхода F триггера 6.1 закрывает первую группу входов элемента 2 — 2И вЂ” ИЛИ 7,1 и приводит к смене состояний сигналов на прямых и инверсных выходах элементов И/И-НЕ

11.1 — 11,3, на прямых выходах которых будет сформирован сигнал нулевого логического уровня, а на инверсных выходах — высокого логического уровня.

Одновоеменно с этим высокий логический уровень сигнала, поступая на первый вход элемента ИЛИ 17.1, блокирует возможное воздействие сигнала с прямого выхода отказавшего триггера 6.1 на другие элементы устройства. Нулевыми сигналами с прямых выходов элементов И/И вЂ” НЕ 11.1 — 11.3 закрываются первые группы входов элементов 2 — 2И вЂ” ИЛИ 7.2 — 7,4 (разрешается передача на информационные выходы

26,1 — 26.4 устройства значений состояний сигналов с прямых выходов триггеров 6.2—

6.5 последующих разрядов и запрещается передача на эти информационные выходы устройства сигналов с прямых выходов триггеров одноименных разрядов), аткры5

55 ваются первые и закрываются вторь е группы входов элементов 2-2И вЂ” ИЛИ 8.1-8.3 и открывается элемент И 20.4 (разрешаешься передача сигналов с входов 25,1 — 25.4 предустанова устройства на инверсные S-входы триггеров последующих разрядов), открывается первая и закрывается вторая группы входов элемента 2 — 2И вЂ” ИЛИ 9.1, открывается вторая и закрывается первая группы входов элемента 2 — 2И вЂ” ИЛИ 9.2, закрывается первая и открывается вторая группы входов элемента 2 — 2И вЂ” ИЛИ 9,3, Подсчет импульсов, поступающих на первы i1 синхровход 2! устройства производится по следующей логической ветви предгагаемого двоично-десятичного счетчика: с первого синхровхода 21 устройства через входной элемент И 16 на счетный вход тоиггера 6.2. Гак как на его R-, RF-, S-, I-, K-входах присутствуют единичные сигналы, -o триг- . ер 6,2 работает в счетном режиме. Далее псследующие состояния на прямом выходе триггера 5.2 передаются через элементы

ИЛИ 17.2, первый 18.2 и второй 19.2 элементы И на 1- и К-входы триггера 6.3, Элементы

И 18 3 и 19.3 открыты единичным сигналом с выхода элемента ИЛИ 17.1 и с выхода элемента 2 — 2И вЂ” ИЛИ 9.2, так как на входах его второй группы входов присутствуют единичные сигналы с инверсного выхода элемента И/И вЂ” НЕ 11.1 и с инверсного выхода триггера 6.5. В этом случае при накоплении двоично-десятичным счетчиком девяти импульсов вторая группа входов элемента 22И вЂ” ИЛИ 9.2 закрывается нулевым сигналом с инверсного выхода триггера 6.5 и после состояния устройства. равного 9, он устанавливается в нулевое состояние, так как запрещен перенос единичного состояния с триггера 6.2 в триггер 6.3, При поступлении пятого импульса на вход 21 устройства триггер 6.4 переходит в единичное состояние, так как на его I- и К- входах присутствует единичный сигнал с выходов первого 18.3 и второго 19.4 элементов И (состояния триггеров 6.2 и 6.3 единичные, а на выходе элемента 2 — 2И вЂ” ИЛИ 9,3 присутствует единичный сигнал). Подобным же образом в единичное состояние при поступлении девятого импульса счета на входе 21 устройства устанавливается триггер 6.5, При отказе триггера 6.3 на его выходе F

"Отказ" формируется единичный логический уровень сигнала, а на выходе Г "Отсутствие отказа" — нулевой логический уровень сигнала. Данный триггер 6.3 исключается из работоспособной структуры двоично-десятичного счетчика следующим образом. Единичный потенциал с выхода отказ F триггера 6,3 поступает на второй

23.1676098 вход элемента ИЛИ 17.2. блокируя тем самым возможное воздействие сигнала с выхода отказавшего триггера на другие элементы устройства. На прямых выходах элементов И/И-НЕ 11.2 и 11,3 формируются нулевые сигналы, а на их инверсных выходах — сигналы высокого логического уровня. В результате этого единичными разрешающими сигналами открыты следующие логические элементы устройства: первые группы входов элементов 7,1 и 7,2 и вторые группы входов элементов 7,3 и 7.4, обеспечивая подачу на информационные выходы устройства 26.1 игнала с выхода триггера 6,1 на 26.2 — с 6.2, на 26.3 — с 6,4 и на 26.4 — с 6.5; вторые группы входов элементов 8.1 и 8.2 и первая группа входов элемента 8.3, а также элемент 20, обеспечивая при этом подачу сигналов с входов предустанава 25.1, — на инверсный S-вход триггера 6.1, с входа 25,2- на вход триггера

6.2, с входа 25.3 — на вход 6.4 и с входа 25.4 на вход 6.5.

Открыты первая группа входов элемента 2 — 2И вЂ” ИЛИ 9,1 до момента наког1ления девятого импульса в полном цикле счета, первая группа входов элемента 2 — 2И вЂ” ИЛИ

9.2 в течение всего цикла счета, вторая группа элемента 2 — 2И вЂ” ИЛИ 9,3 в течение всего цикла счета, Одновременно с этим закрываются следующие элементы устройства: вторые группы входов элементов 2 — 2И вЂ” ИЛИ

7,1 и 7,2, первые группы входов элементов

7.3 и 7.4, вторые группы входов элементов

2 — 2И вЂ” ИЛИ 8.1 и 8,2 и первая группа входов элемента 8,3, вторые группы входов элементов 9.1 и 9.2 и первая группа входов элемента 2 — 2 И-ИЛ И 9.3, Подсчет импульсов, поступающих на первый 21 синхровход устройства, производится по аналогичным логическим ветвям, что и в первом примере, состояние входов и выходов полностью соответствует состояниям, приведенным в табл.4.

Замена отказавших второгого и четвертого триггеров(6,2 и 6,4) производится аналогично рассмотренным примерам, Таким образом, в предлагаемом двоична-десятичном счетчике осуществляется автоматическая перестройка логической структуры при отказе одного из разрядов, что создает возможность обеспечения работоспособности устройства автоматики и вычислительной техники на этапе эксплуатации без замены данного устройства и, следовательно, повышае. его эксплуатационную надежность.

Формула изобретения

30

Двоична-десятичный счетчик, содержащий основные и резервный разряды, первые элементы И и ИЛИ счетчика, первый разряд содержит триггер, три элемента 22И-ИЛИ и элемент ИЛИ, второй разряд содержит триггер, три элемента 2-2И-ИЛИ; два элемента И, элемент И/И вЂ” НЕ и элемент

ИЛИ, третий разряд содержит триггер, три элемента 2 — 2И вЂ” ИЛИ, два элемента И, элемент И/И вЂ” НЕ и элемент ИЛИ, четвертый разряд содержит триггер, три элемента И, элемент И/И-НЕ и элемент ИЛИ, резервный разряд содержит триггер и два элемента И, первый и второй синхровходы счетчика соединены соответственно с первым и вторым входами первого элемента И счетчика, выход которого соединен со счетными входами триггеров основных и резервного разрядов, вход установки в "0" счетчика соединен с R-входами триггеров каждого разряда, первый вход предустанова счетчика соединен с инверсным S-входом триггера первого разряда и с вторым входом первой группы входов второго элемента 2 — 2И-ИЛИ первого разряда, второй, третий и четвертый входы предустанова счетчика соединены соответственно с первым входом второй группы входов второго элемента

2-2И вЂ” ИЛИ предыдущего разряда и, кроме четвертого, с вторым входом первой группы входов второго элемента 2 — 2И вЂ” ИЛИ одноименного разряда, четвертый вход предустанова счетчика соединен с вторым входом третьего элемента И четвертого разряда, первый вход которого соединен с инверсным выходом элемента И/И-НЕ и с первым входом второй группы входом первого элемента 2-2И-ИЛИ данного разряда, выходы первого и второго элементов И

40 каждого, кроме первого, разряда соединены -оответственно с (- и К-входом триггера данного разряда, выход первого элемента ИЛИ счетчика соединен с первым входом первой группы входов третьего элемента 2-2И-ИЛИ первого разряда, прямой выход триггера первого разряда соединен с первым входам первого элемента ИЛИ данного разряда, выход которого соединен с первым входом первого и второго элементов И второго разряда, с вторым входам первой группы входов первого элемента 2—

2И вЂ” ИЛИ первого разряда, с первым входом первого и второго элементов И третьего и четвертого разрядов, с етвертым входом первого и с первым входом второго элементов И резервного разряда, прямои выход триггера второго разряда соединен с первым входом первого элемента ИЛИ одноименного разряда, выход которого соединен с вторыми входами первого и второго

26

1676098

40

55 элементов И третьего разряда, с вторым входом второй группы входов первого элемента 2 — 2И вЂ” ИЛИ первого разряда, с вторым входом первой группы входов первого элемента 2 — 2И вЂ” ИЛИ второго разряда, с вторым входом второй группы входов третьего элемента 2 — 2И вЂ” ИЛИ третьего разряда, с третьим входом первого и с вторым входом второго элементов И четвертого разряда, а также с третьим входом первого элемента И резервного разряда, прямой выход триггера третьего разряда соединен с первым входом первого элемента ИЛИ одноименного разряда, выход которого соединен с вторым входом второй группы вхсдов первого элемента 2 — 2И вЂ” ИЛИ второго ра ряда, с вторым входом первой группы входов первого, с первым входом второй группы входов третьего элементов 2 — 2И-ИЛИ третьего разряда, с вторым входом первого элемента И четвертого разряда и с первым входом первого элемента И резервного разряда, прямой выход триггера четвертого разряда соединен с первым входом первого элемента

ИЛИ одноименного разряда, выход которого соединен с вторым входом первого элемента И резервного разряда, с вторым входом первой группы входов элемента 2—

2И вЂ” ИЛИ четвертого разряда и с вторым входом второй группы входов первого элемента 2 — 2И вЂ” ИЛИ третьего разряда, прямой выход триггера резервного разряда соединен с вторым входом второй группы входов элемента 2-2И-ИЛИ четвертого разряда, выходы второго и третьего элементов 2-2И—

ИЛИ первого разряда соединены соответственно с инверсным S-входом триггера и с вторым входом первого элемента И второго разряда, выходы второго и третьего элементов 2 — 2И вЂ” ИЛИ второгого разряда соединены соответственно с инверсным S-входом триггера и с третьим входом первого элемента И третьего разряда, выходы второго и третьего элементов 2 — 2И-ИЛИ третьего разряда соединены соответственно с инверсным S-входом триггера и с вторым входом второго элемента И четвертого разряда, выход третьего элемента И четвертого разряда соединен с инверсным S-входом триггера резервного разряда, выход элемента

И/И вЂ” НЕ второго разряда соединен с вторым входом второй группы входов второго элемента 2 — 2И вЂ” ИЛИ первого разряда, с входом первой группы входов третьего элемента 2 — 2И вЂ” ИЛИ, с первым входом первой группы входов первого элемента 2 — 2И—

ИЛИ второго разряда и с первым входом элемента И/И-НЕ третьего разряда, инверсный выход элемента И/И-НЕ второго разряда соединен с первым входом второй группы входов первого элемента 2 — 2ИИЛИ, с первым входом первой группы входов второго элемента? — 2И-ИЛИ и с первым входом второй группы входов третьего элемента 2 — 2И вЂ” ИЛИ второго разряда, прямой выход элемента И/И вЂ” НЕ третьего разряда соединен с вторым входом второй группы входов второго элемента 2 — 2И вЂ” ИЛИ второго разряда, с первым входом первой группы входов первого, с входом первой группы входов третьего элемента 2 — 2И вЂ” ИЛИ третьего разряда и с первым входом элемента

И/И вЂ” НЕ четвертого разряда, инверсный выход элемента И/К вЂ” НЕ третьего разряда соединен с первым входом второй группы входов первого и с первым входом первой группы входов второго элементов 2-2ИИЛИ третьего разряда, прямой выход элемент И/И-HE четвертого разряда соединен с первым входом второй группы входов третье-о элемента 2 — 2И вЂ” ИЛИ первого разряда, с вторым входом второй группы входов второго элемента 2 — 2И вЂ” ИЛИ третьего разряда и с первым входом первой группы входов элемента 2 — 2И вЂ” ИЛИ четвертого разряда, инверсный выход триггера четвертого разряда соединен с вторым входом второй группы входов третьего элемента 2-2ИИЛИ первого разряда, инверсный выход триггера резервного разряда соединен с вторым входом первой группы входов третьего элемента 2-2И вЂ” ИЛИ первого разряда и с вторым входом второй группы входов третьего элемента 2-2И вЂ” ИЛИ второго разряда, отличающийся тем, что, с целью повышения достоверности функционирования и автсматизации процесса восстановления работоспособности, во втором, третьем и четвертом разрядах дополнительно содержит второй элемент

ИЛИ, а также второй элемент И, второй и третий элементы И счетчика, причем триггер каждого, включая и резервный, разряда в сваей структуре содержит два элемента

И-ИЛИ-НЕ, четыре элемента И, четыре элемента И вЂ” НЕ, два элемента НЕ, элемент

И/И вЂ” НЕ и элемент 7И вЂ” ИЛИ/7И вЂ” ИЛИ вЂ” НЕ, инверсный R-вход триггера каждого разряда соединен с вторым входом первой и с первым входом второй групп входов первого элемента И-ИЛИ-НЕ, с первым входом четвертого элемента И, с первым входом первого элемента И и-с первым входом четвертого элемента И вЂ” НЕ, -вход триггера каждого разряда соединен с третьим входом второй группы входов первого элемента

И вЂ” ИЛИ-НЕ, с вторым входом элемента

И/И вЂ” НЕ и с вторым входом третьей группы входов элемента 7И вЂ” ИЛИ/7И-ИЛИ вЂ” HE, вход синхронизации триггера каждого раз28

27

1676098 ряда соединен с четвертым входом второй группы входов первого и с первым входом первой группы входов второго элемента

И-ИЛИ-НЕ, а также с входом первого элемента НЕ, К-вход триггера каждого разряда соединен с вторым входом первой группы входов второгого элемента И-ИЛИ-НЕ, с первым входом элемента И/И-НЕ с первым входом четвертой группы входов элемента

7И-ИЛИ/7И вЂ” ИЛИ-НЕ, инверсный S-вход триггера каждого разряда соединен с четвертым входом первой и с первым входом второй групп входов второго элемента ИИЛИ вЂ” НЕ, с вторым входом четвертого элемента И, с третьим входом второго элемента И и с третьим входом третьего элемента И-Н Е, Rr--вход установки з исходное состояние средств функционального контроля триггера каждого разряда соединен с первым входом седьмой группы входов элемента 7И-ИЛИ/7И-ИЛИ вЂ” НЕ, выход первого элемента И-ИЛИ-НЕ соединен с вторым входом второго элемента И и с вторым входом второй -руппы входов второго элемента И вЂ” ИЛИ-Н::., выход которого соединен с вторым входом первого элемента И и с первым входом первой группы входов первого элемента И вЂ” ИЛИ вЂ” НЕ, выход первого элемента И соединен с первым входом первого элемента И-НЕ, с третьим входом второй, с вторым входом четвертой и с вторым входом пятой групп входов элемента

7И вЂ” ИЛИ/7И вЂ” ИЛИ вЂ” НЕ,. выход первого элемента НЕ соединен с вторым входом второго и с первым входом второго элементов

И вЂ” НЕ, с третьим входом первой и с вторым входом второй групп входов элемента 7ИИЛИ/7И вЂ” ИЛИ вЂ” НЕ, выход второго элемента

И соединен с вторым входом второго элемента И-НЕ, с четвертым входом первой, с первым входом третьей и с вторым входом шестой групп входов элемента

7И вЂ” ИЛИ/7И вЂ” ИЛИ вЂ” НЕ, выход первого элемента И-НЕ соединен с вторым входом третьего элемента И вЂ” НЕ, с первым входом второго и с первым входом третьего элементов И,выход второго элемента И-НЕ соединен с вторым входом четвертого элемента И-KI=, с вторым входом третьего элемента И и с третьим входом первого элемента И, выход третьего элемента И соединен с входом второго элемента Н Е, с третьим входом третьей, с третьим входом четвертой, с третьим входом пятой и с третьим входом шестой групп входов элемента 7ИИЛИ/7И-ИЛИ-НЕ, выход второго элемента

HE соединен с вторым входом первой и с первым входом второй групп входов элемента 7И вЂ” ИЛИ/7И-ИЛИ вЂ” HE, выход четвертого элемента И соединен с пятыми

55 входами первой и второй, с четвертыми входами третьей — шестой групп входов элемента 7И-ИЛИ/7И-ИЛИ-НЕ, инверсный выход элемента И/И-НЕ соединен с пятыми входами третьей и четвертой групп входов элемента 7И-ИЛИ/7И-ИЛIn — НЕ, прямой выход элемента И/И вЂ” НЕ соединен с пятыми входами пятой и шестой групп входов злемента 7И вЂ” ИЛИ/7И вЂ” ИЛИ-НЕ, выход третьего элемента И-НЕ является прямым выходом триггера каждого разряда и соединен с третьим входом четвертого элемента

И вЂ” HE, с третьим входом первой группы входов второго элемента И вЂ” ИЛИ вЂ” HE, с первым входом первой и с первым входом пятой групп входов элемента 7И вЂ” ИЛИ/7И вЂ” ИЛИ—

НЕ, выход четвертого элемента И вЂ” НЕ является инверсным выходом триггера и соединен с первы M входом тре r ьего элемента И вЂ” НЕ, с вторым входом второй группы входов первого элемента И вЂ” _#_P,È вЂ” НЕ, с четвертым входом второй и с первым входом шестой групп входов элемента 7И—

ИЛИ/7И-ИЛИ вЂ” НЕ, инверсный выход которого является выходом "Отсутствие отказа", и рямой выход элемента 7И вЂ” ИЛ И/7И вЂ” ИЛ Ив

HE является выходом "Отказ" триггера каждого разряда и соединен с вторым входом своей седьмой группы входов, вход установки в исходное состояние средств функционального контроля устройства соединен с

Rp-входами триггера каждого разряда, выход "Отказ" триггера первого разряда соединен с вторым входом первого элемента

ИЛИ, с первым входом второй группы входов первого и с первым входом первой группы входов второго элементов 2 — 2И вЂ” ИЛИ одноименного разряда, выход "Отсутствие отказа" триггера первого разряда соединен с первым входом первой группы входов первого элемента 2 — 2И вЂ” ИЛИ первого разряда, с первым входом второго элемента ИЛИ и с первым входом элемента И/И-HE второго разряда, выход "Отказ" триггера второго разряда соединен с вторым входом первого элемента ИЛИ одноименного разряда, выход "Отсутствие отказа" триггера второгого разряда соединен с вторым входом второго элемента ИЛИ и с вторым входом элемента И/И вЂ” Н Е одноименного разряда, выход "Отказ" триггера третьего разряда соединен с вторым входом первого элемента ИЛИ одноименного разряда и с первым входом первого элемента ИЛИ счетчика, выход "Отсутствие отказа" триггера третьего разряда соединен с вторыми входами второго элемента ИЛИ и элемента И/И вЂ” НЕ одноименного разряда, первый вход второго элемента ИЛИ третьего разряда соединен с прямым выходом эле29 . 1676098 30 мента M/g-НЕ второго разряда, выход "От- ды котоРых соединены «пРЯмым выходом каз" триггера четвертого разряда соединен элемента И/И-НЕ четвертого РазРЯда, выхос вторым входом первого элемента ИЛИ од- ды вторых. элементов ИЛИ второго, третьего, ноименного разряда и с вторым входом пер- четвертого разрядов и выход второго элемента вого элемента ИЛИ счетчика, выход ИЛИсчетчикасоединенысоответственноспер"Отсутствие отказа" триггера четвертого вым-четвертымвходамисоответственновторого разряда соединен с вторыми входами вто- элемента И счетчика, выход которого является рого элемента ИЛ И и элемента И/И-НЕ од- выходом "Отсутствие отказа" счетчика, выходы ноименного разряда, первый вход второго первых элементов 2-2И-ИЛИ первогочетвертого элемента ИЛИ четвертого разряда соеди- 0 разрядов являются соответствующими первымнен с прямым выходом элемента И/И вЂ” НЕ четвертым информационным выходом счетчика, третьего разряда, выход "Отсутствие отка- выходтретьегоэлементаИявляетсявыходом "Отза" триггера резервного разряда соединен сутствиечастичногоотказа" счетчика, с вторым входом второго элемента.ИЛИ и третьего элемента И счетчика, первые вхоТаблица 1

Таблица 2

Таблиц а 3.

1676098

Таблица 4

Таблица 5

О

1

1

1

1

1 Примечание. Х - любое состояние логического уровня сигнала.

1676098

1676098 и, ч

У; н

Составитель Н.Лазаренко

Редактор О.Скворцов Техред M,Моргентал Корректор А.Осауленко

Заказ 3014 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, М(-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101