Синхронный декадный счетчик

 

Изобретение относится к вычислительной техники, в частности к элементам электронных вычислительных устройств, и может быть использовано в устройствах управления. Цель изобретения - повышение быстродействия. Для достижения поставленной цели в устройство введен элемент ИЛИ-НЕ 6. Устройство также содержит триггеры 1÷4, элемент И-НЕ 5, элемент И-ИЛИ 7, элементы ИСКЛЮЧАЮЩЕЕ 8, 9, входную шину 10 и шину 11 сброса. Быстродействие повышается за счет возможной паузы между счетными импульсами до суммы времен срабатывания триггера и задержки распространения сигнала по цепи элемент ИЛИ-НЕ 6 6 - элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 9 (элемент И-ИЛИ 7). 1 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

А1 (19) (111 (511 4 Н 03 К 23/72

t!. 1

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCKOMY СВИДЕТЕЛЬСТВУ,j

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО Н306РЕТЕНННМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21 ) 4392040/24-21 (22) 15.03.88 (46) 23.10.89, Бюл. Р 39 (72) А.Ф. Некрасов и В.С, Рогоэенков (53) 621.374.323 (088 ° 8) (56) Тарабрин Б.В. Справочник по интегральным микросхемам. — И.:

Энергия, 1981, с. 710, рис. 5-201.

Оберман P.-H.М. Счет и счетчики. — M. Радио и связь, 1984, с. 37, рис. 2.14. (54) CHHXPOHHblA ДЕКАДНЕ1И СЧЕТЧИК (57) Изобретение относится к вычислительной технике, в частности к элементам электронных вычислительных устройств, и может быть использовано в устройствах управления. Цель изобретения — повышение быстродействия. Для достижения поставленной цели в устройство введен элемент ИЛИ-НЕ 6. Устройство также содержит триггеры l 4, элемент И-НЕ

5, элемент И-ИЛИ 7, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 8,9, входную шину 10 и шину 11 сброса. Быстродействие повышается за счет уменьшения возможной паузы между счетными импульсами до суммы времен срабатывания триггера и задержки распространения сигнала по цепи элемент ИЛИ-НЕ 6— элемент ИСКЛЮЧАЮЩЕЕ IUIH 9 (элемент

И-ИЛИ 7) . 1 ип.

151 7132

Изобретение относится к вычислительной технике, в частности к элементам электронных вычислительных устройств, и может быть использовано в устройствах управления.

Целью изобретения является повышен»le быстродействия.

IIОставленная цель достигается за счет введения новых конструктивных признаков, обеспечивающих уменьшение времени переходных процессов от момента прихода активного фронта тактового сигнала до суммы времен задержки срабатывания триггера и двух эмиттерных задержек элемен I O« .

На чертеже приведена принципиаль-, Hasi схема синхронного декадного счетчика. 20

Счетчик содержит первый-четвертый триггеры 1-4, элемент И-НЕ 5, элемент ИЛЕ1 — НЕ Ь, элемент И-ИПИ 7, первый 8 и второй 9 элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, входную шину 10 и шину 25

11 сброса.

Входная шина 10 соединена с тактовыми входами триггера 1-4, входы установки в ноль которых соединены с шиной 11 сброса, прямой выход триггера 1 соединен с первым входом эпемснта И-НЕ 5, прямой выход триггера 3 соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ И 1И 9, выход котоРОГО сОединен с инфОрмациОнным вхОдом триггера 3, выход элемента

И-ИЛИ 7 соединен с информационным входом триггера 4, первый вход элемента ИЛИ-ЕIЕ Ь вЂ” с первым входом первой структуры И элемента И-ИЛИ 7, 40 с информационным входом и инверсным выходом триггера 1, выход элемента

ИЛИ-НЕ 6 — с вторым входом элемента

ИСКЛЮЧАЮЕЕЕЕЕ ИЛИ 9 и с первым входом второй структуры И элемента И-ИЛИ 7, 45 вторые входы первой и второй структур И которого соединены соответственно с прямыми выходами триггеров

4 и 3, второй вход элемента IIIIII HE

6 соединен с инверсным выходом тригГера 2 и с первым входом элемента

ИСКЛЕОЧАЕОЩЕЕ И:ЕИ Я, выход и второй вход которого соединены соответ< твенпо с информационным входом тригГера 2 и с выходом элемента И-Е11; 5, 55 второй вход которого соединен г. инверсным выходом триггера 4.

Счетчик работает следующим обраЗОМ

Б начальном состоянии триггеры

1-4 установлены в нулевое состояние нулевым уровнем сигнала на шине 11 сброса. После снятия нулевого уровня с шины 11 триггеры 1-4 находятся в нулевом состоянии, на информационном входе триггера 1 устанавлен единичный уровень сигнала, на выходе элемента И-НЕ 5 — единичный уровень сигнала, на входе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 8 и на информационном входе триггера 2 — нулевые уровни, на выходе элемента ИЛИ-11Е 6 — нулевой уровень сигнала, на выходе элемента

ИСКПЕОЧАЮЩЕЕ ИЛИ 9 и на информационном входе триггера 3, на выходе элемента И-ИЛИ 7 и на информационном входе триггера 4 — нулевые уровни сигналов.-По заднему фронту первого положительного тактового импульса по шине 10 срабатывает триггер l, устанавливая нулевой уровень сигнала на выходе элемента И-НЕ 5,что создает единичный уровень сигнала на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ

8. Iia информационных входах триггера 3 и 4 нулевые уровни сохраняются. По заднему фронту второго тактового импульса триггер 1 устанавливается в нулевое состояние, а триггер 2 переходит в единичное. На выходе элемента И-HE 5 устанавливается единичный уровень сигнала, на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 8 единичный уровень сигнала сохраняется из-за нулевого сигнала на инверсном выходе триггера 2 ° На информационных входах триггеров 3 и 4 сохраняются нулевые уровни сигналов. По заднему фронту третьего тактового

1 импульса триггер 1 переходит в еди, ничное состояние, триггеры 2-4 сохраняют свое состояние. На выходax элемента И-НЕ 5 и элемента ИСКЛЮЧАIОЩЕЕ ИЛИ 8 устанавливаются нулевые уровни сигналов, на выходах элемента ИЛИ-kIE 6 и элемента ИСКЛЮЧАЮЩЕЕ

ИЛИ 9 — единичные уровни сигналов.

По заднему фронту четвертого тактового импульса триггеры 1 и 2 переходят в нулевое состояние, а триггер

3 — в единичное. Триггер 4 находится в нулевом состоянии. Единичное состояние Триггера 3 сохраняется до восьмого тактового импульса, а триггеры 1 и 2 проходят циклы, описанные выше. По заднему фронту восьмого тактовоro импульса единичные

15) Составитель А. Ранов

Техред Л. Олийнык

Корректор B. Кабации

Редактор И. Шмакова

Заказ 6400/56 Тираж 884 Подписное

РчИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г.ужгород, ул. Гагарина,101 состояния триггеров 1-3 переходят в нулевые, а нулевое состояние триггера 4 переходит в единичное из-за наличия единичного уровня сигнала на его информационном входе. На информационных входах триггеров 2 и 3 имеются нулевые уровни емкости, а на информационных входах триггеров

1 и 4 — единичные уровни. По заднему фронту девятого тактового импульса триггер 1 переходит в единичное состояние, единичное состояние триггера 4 не изменяется. После того, как триггер 1 перейдет в единичное состояние, на одном из входов элемента И-ИЛИ 7 устанавливается нулевое состояние, на выходах элементов

ИСКЛЮЧАЮЩЕЕ ИЛИ 8 и 9 нулевые уровни сигналов сохраняются. По заднему фронту десятого тактового импульса триггеры 1 и 4 переходят в нулевое состояние, а нулевые состояния триггеров 2 и 3 не изменяются.

Таким образом, предлагаемый синхронный декадный счетчик работает в коде "1-2-4-8" .. Минимальный период тактовых импульсов определяется минимальной длительностью положительного тактового тмпульса, необходимой для срабатывания триггера, и паузой между положительными тактовыми импульсами, определяемой суммой времен срабатывания триггера и задержки распространения сигнала по цепи элемент ИЛИ-НЕ 6 — элемент ИСКЛЮЧАЮЩЕЕ

ИЛИ 9 (элемент И-ИЛИ 7).

Формула изобретения

Синхронный декадный счетчик, содержащий входную шину сброса, пер7132

6 вый, второй, третий, четвертый триггеры, первый, второй элементы

11СКЛЮЧАЮЩЕЕ ИЛИ, элемент И-ИЛИ и

5 элемент И-НЕ входная шина соединеУ на с тактовыми входами триггеров, входы установки в "0 которых соединены с шиной сброса, прямой выход первого триггера соединен с первым входом элемента И-HE прямой выход третьего триггера соединен с первым входам второго элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с информационным входам третьего триггера, выход элемента И-ИЛИ соединен с информационным входом четвертого триггера, о т л и ч а юшийся тем, что, с целью повышения быстродействия, в него введен

20 элемент ИЛИ-НЕ, первый вход которого соединен с первым входом первой структуры И элемента И-11ЛИ, с информационным входом и инверсным выходом первого триггера, выход элемен25 та ИЛИ-HE соединен с вторым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и с первым входом второй cTpvKT+pb) И элемента ИЛИ,вторые входы первой > второй структур И которого соединены соответственно с прямыми выходами четвертого и третьего триггеров, второй вход элемента ИЛИ-НЕ соединен с инверсным выходам второго триггера и с первым входом первого

35 элемента 11СКЛЮЧАЮ1!1ЕЕ ИЛИ, выход и второй вход которого соединены состветственна с информационным входом второго триггера и с выходом элемента И-liE, второй вход которого

40 соединен с инверсным выходом четвертого триггера.