Запоминающее устройство

 

Изобретение относится к вычислительной технике и может быть использовано в конвейерных процессорах электронных вычислительных машин. Целью изобретения является повышение быстродействия устройства . Запоминающее устройство содержит первый 1 и второй 2 блоки памяти, первый 3 и второй 4 элементы сравнения, / первый 5 и второй 6 коммутаторы. Записываемая информация подается на информационный вход 7 устройства. Адрес первого считываемого операнда подается на первый адресный вход 8 устройства, адрес второго операнда - на второй адресный вход 9 устройства , а адрес для записи результата - на третий адресный вход 10 устройства. На вход 11 управления записью устройства подают сигнал записи, С информационных выходов 12 и 13 устройства считывают адресуемые операнды. В предлагаемом запоминающем устройстве запись нового значения данных в регистр блоков памяти и чтение этого нового значения в качестве одного из операндов выполняются параллельно, что повышает быстродействие запоминающего устройства. 1 ил. Ё

союз соВетских

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (siis G 11 С 11/00.

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ л

Ь» (5ь

О (Л

4a)

/A, .., ., (3:1) / (дг) К АВТОРСКОМУ СВИДЕТЕЛ6СТВУ (21) 4759104/24 (22) 02.10.89 (46) 30.11.91. Бюл. Q 44 (72) С.Г.Диденко (53) 681.327.66(088,8) (56) Электронная промышленность, 1987,. вып.8(166), с.6.

Авторское свидетельство СССР

t4 613402, кл, G 11 C 11/00, 1976. (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике и может быть использовано в . конвейерных процессорах электронных вычислительных машин. Целью изобретения является повышение быстродействия уст ройства. Запоминающее устройство содержит первый 1 и второй 2 блоки памяти, первый 3 и второй 4 элементы сравнения, „„5U 1695381 А1 первый 5 и второй 6 коммутаторы. Записываемая информация подается на информационный вход 7 устройства. Адрес первого считываемого операнда подается на первый адресный вход 8 устройства, адрес второго операнда — на второй адресный вход 9 устройства, а адрес для записи результата — на третий адресный вход 10 устройства. На вход 11 управления записью устройства подают сигнал записи. С информационных выходов 12 и 13 устройства считывают адресуемые операнды, В предлагаемом запоминающем устройстве запись нового значения данных в регистр блоков памяти и чтение этого нового значения в качестве одного из операндов выполняются параллельно, что повышает быстродействие запоминающего устройства. 1 ил, 1695381 в устройство через информационный вход 7. Первый операнд l3«x.1 выводится через первый информационный выход 12 устройства, а второй операнд Овых.г — через второй информационный выход 13 устройства. Запись информации происходит одновремен. но в блоках 1 и 2 памяти в регистры с одинаковым адресом по сигналу записи, поступающему на вход11 управления записью устройства. Одновременно в операционном блоке процессора (не показан) фиксируют считанные с выходов 12 и 13 запоминающе-о устройства значения операндов, устанавливают новые значения адресов А1 и А2

Изобретение относится к вычислительной технике и может быть использовано в конвейерных процессорах электронных вычислительных машин, Целью изобретения является повыше- 5 ние быстродействия устройства.

На чертеже приведена схема предлагаемого запоминающего устройства.

Запоминающее устройство содержит

:первый 1 и второй 2 блоки памяти, первый 10

3 и второй 4 элементы сравнения, первый 5 и второй 6 коммутаторы. Информационный вход 7 устройства соединен с информационными входами блоков 1 и 2 памяти и вторы,ми информационными входами первого и 15 второго коммутаторов 5 и 6. Первый адресный вход 8 устройства соединен с первым .входом элемента 3 сравнения и входом адреса чтения первого блока 1 памяти. Второй адресный вход 9 устройства соединен с пер- 20 вым входом элемента 4 сравнения и входомадреса чтения второго блока 2 памяти. Третий адресный вход 10 устройства соединен с входами адреса записи блоков 1.и 2 памяти и вторыми входами элементов 3 и 4 срав- 25 нения. Сигнал записи подают на вход 11 управления записью устройства. Выходы блоков 1 и 2 памяти подключены соответственно к первым входам первого 5 и второго

6 коммутаторов, выходы которых являются 30 соответственно первым 12 и вторым 13 информационными выходами устройства, Запоминающее, устройство работает следующим образом.

Для выполнения конвейерной обработ- 35 ки данных необходимо во время каждого такта его работы извлечь из запоминающего устройства два операнда для текущей операции и записать в него результат обработки по предыдущей операции. Для этого 40

На адресный вход 8 устройства подают адрес А1 чтения первого операнда, на адресный вход 9 — адрес А2 чтения второго операнда, а на адресный вход 10 — адрес АЗ записи результата предыдущей операции. 45

Записываемая информация Овх поступает операндов, а операционный блок начинает вырабатывать на основе считанных операндов новый результат, который поступает на информационный вход 7 устройства и записывается в следующем такте. По окончании сигнала записи происходит установка нового значения адреса АЗ, Если адрес записи А3 не совпадает ни с одним иэ адресов. операндов Л1 и А2, то сигналы с выхода элементов 3 и 4 сравнения поступают на управляющие входы коммута7GpoB 5 N 6 и подключают выходы КоММ 8торов к их первым входам.

Если адрес записи АЗ совпадает с одним из адресов чтения, например адресом

А1, то на выходе элемента 3 сравйения появляется сигнал, переключающий коммутатор 5 на прием информации с второго информационного входа. При этом максимальная задержка выдачи первого операнДа Г4ых.1 мала и Равна СУмме эаДеРжек элемента 3 сравнения и коммутатора 5. Поэтому первый операнд появляется на информационном выходе запоминающего устройства одновременно с вторым.

Таким образом, в предлагаемом запоминающем устройстве запись нового значения данных в регистр блоков памяти и чтение этого нового значения в качестве одного из операндов выполняются параллельно и одновременно, что.повышает быстродействие запоминающего устройства.

Формула изобретения

Запоминающее устройство, содержащее первый и второй блоки памяти, информационные входы которых объединены и являются информационным входом устройства, и первый коммутатор, о т л и ч а ю щ ее с я тем, что, с целью повышения быстродействия устройства, в него введены первый и второй элементы сравнения и втррой коммутатор, причем вход адреса чтения первого блока памяти объединен с первым входом первого элемента сравнения и является первым адресным входом устройства, вход адреса чтения второго блока памяти объединен с первым входом второго элемента сравнения и является вторым адресным входом устройства, второй вход первого элемента сравнения объединен с, вторым входом второго элемента сравнения и входами адреса записи первого и второго блрков памяти и является третьим адресным входом устройства, выход первого блока памяти подключен к первому информационному входу первого коммутатора, выход второго блока памяти -- к первому информационному входу второго коммутатора, вторые информационные входы первого и второго коммутаторов обьедиСоставитель Г. Аникеев

Техред M.Ìîðãåíòàë Корректор С. Шевкун.

Редактор А. Лежнина

Заказ 4166 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб,. 4/5

Производственно-издательский комбинат "Патент", r. Ужгород. ул. Гагарина, 101

5 1695381 6

t нены и подключены к информационному онным выходом устройства, выходвторого входуустройства, управляющий вход перво-,. коммутатора — вторым информациойным гокоммутатораподключенквыходупервого выходом устройства, вход управления заэлемента сравнения, управляющий вход писью первого блока памяти обьединен с .второго коммутатора, подключен к выходу 5 входом управления записью второго блока второго элемента сравнения, выход первого памяти и является входом управления закоммутатора является первым информаци- писью устройства,