Мажоритарно-резервированный интерфейс памяти

 

Изобретение относится к вычислительной технике и может быть использовано при построении высоконадежных быстродействующих резервированных вычислительных систем. Цель изобретения - повышение надежности интерфейса в работе путем сокращения времени реакции на возникающие отказы и увеличения оперативности реконфигурации интерфейса при возникновении

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„5U„„1702434 А1 (я)з G 11 С 29/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ ПРИ ГКНТ СССР %ЯВЛЯ ,:,, -;Р ;;.4Р5

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

I»

I (21) 4785693/24 (22) 23.01.90 (46) 30,12.91. Бюл. ¹ 48 (71) Конструкторское бюро электроприбаростроения и Институт проблем управления (72) В.П.Супрун и С.И,Уваров (53) 681.327.6(088.8) (56) Авторское свидетельства СССР

¹ 1409043, кл. G 06 F 11/20, 1986.

Авторское свидетельство СССР № 1549372, кл. G 06 F 15/46. 1988.

2 (54) МАЖОРИТАРНО-РЕЗЕ РВИРОВАННЫЙ ИНТЕРФЕЙС ПАМЯТИ (57) Изобретение относится к вычислительной технике и может быть использовано при построении высоконадежных быстродействующих резервированных вычислительных систем, Цель изобретения — повышение надежности интерфейса в работе путем сокращения времени реакции на возникающие отказы и увеличения оперативности реконфигурации интерфейса при возникновении

1702434 отказов. Мажоритарно-резервированный интерфейс памяти содержит коммутаторы 1 входной и 2 выходной информации, регистр

3 контроля, буферный регистр 4, блок управления коммутатором выходной информации, блок мажоритарных элементов, первую и вторую схемы сравнения, мажоритарный блок 9 входной информации, счетчики адресов команд и данных, регистр состояния блоков памяти, первый-третий коммутаторы кодов состояния блоков памяти, коммутационный блок, преобразователь кодов, четвертый коммутатор кодов. состояния блоКоВ памяти, коммутатор адресов, мажори тарные блоки передачи адреса и управления, дешифратор кодов сравнения, дешифратор кодов управления коммутаторами состояния, первый — четвертый элеменИзобретение относится к вычислительной технике и может быть использовано для построения высоконадежных быстродействующих резервированных вычислительнь,х систем.

Цель изобретения — повышение надежности работы интерфейса путем сокрашения времени реакции на возникающие отказы и увеличения оперативности реконфигурации интерфейса при возникновении отказов.

На фиг.1 и 2 изображена функциональная схема одного канала устройства; на фиг,З вЂ” схема соединения трех каналов мажоритарно-резервированного интерфейса памяти; на фиг.4 — выгюлнение коммутационного блока каждого канала.

Мажоритарно-резервированный интерфейс памяти (фиг,1 и 2) содержит B каждом канале коммутаторы 1 входной и 2 выходной информации, регистр 3 контроля, буферный регистр 4, блок 5 управления коммутатором выходной информации (БУКВИ), блок 6 мажоритарных элементов, содержащий первый — третий мажоритарные элементы

6.1 — 6,3, первую 7 и вторую 8 схемы сравнения, мажоритарный блок 9 входной информации, счетчики адресов 10 команд и 11 данных, регистр 12 состояния блоков памяти, первый — третий коммутаторы 13-15 кодов состояния блоков памяти, коммутационный блок 16, преобразователь

17 кодов, четвертый коммутатор 18 кодов состояния блоков памяти, коммутатор 19

30 ты И-ИЛИ вЂ” НЕ, пятый элемент

И вЂ” ИЛИ вЂ” НЕ, блок элементов НЕ, элемент

ИЛИ, элемент И-НЕ, первый-четвертый элементы запрета и первый — третий элементы И. Устройство позволяет повысить надежность функционирования интерфейса за счет включения в работу средств контроля не только в моменты передачи информации от блоков памяти, но и в моменты, когда информация через итерфейс не передается, но претерпевает преобразование в блокахисточниках информации, Параллельный контроль при одновременной обработке информации увеличивает оперативность обнаружения отказов и обеспечивает настройку регистра состояния блоков памяти на новую работоспособную их конфигурацию. 4 ил. адресов, мажоритарные блоки 20 передачи адреса и 21 управления. дешифратор 22 кодов сравнения, дешифратор 23 кодов управления коммутаторами состояния, первый — четвертый элементы И-ИЛИ-НЕ

24-27, пятый элемент И-ИЛИ-НЕ 28, блок

29 элементов НЕ, элемент ИЛИ 30, элемент

И вЂ” НЕ 31, первый-четвертый элементы 3235 запрета, первый — третий элементы И 36—

38.

Кроме того, на фиг.1 и 2 обозначены группа 39 информационных входов от операционного блока, группа 40 информационных входов от ус1ройства ввода-вывода, группы 41 информационных входов от блоков памяти, первая группа 42 ме>кканальных выходов, первая 43 и вторая 44 группы межканальных входов, выход45 результата сравнения канала, первый-третий входы

46-48 кода сравнения канала, группа 49 информационных выходов канала, выход 50 требования прерывания. первая группа 51 управляющих. входов канала, состоящая из соответствующих входов и групп входов

51.1-51,13, вторая группа 52 управляющих входов канала, состоящая из соответствующих входов 52.1 — 52.6, группа 53 входов управляющих сигналов памяти, третья 54 и четвертая 55 группы межканальных входов канала, вторая группа 56 межканальных выходов канала, группа 57 выходов управляющих сигналов памяти канала, пятая 58 и ! шестая 59 группы межканальных. входов канала, третья группа 60 межканальных выхо 1702434

6дов канала, группа 61 адресных выходов канала, группа 62 выходов регистра 3 контроля, группа 63 входов преобразователя кодов, первый 64 и второй 65 выходы коммутационного блока 16, первый межканальный выход 66 канала, первый 67 и второй 68 межканальные входы канала, второй межканальный выход 69 канала, третий 70 и

Четвертый 71 межканальные входы канала, третий межканальный выход 72 канала, пятый 73 и шестой 74 межканальные входы канала, четвертая группа 75 межканальных выходов. канала, седьмая группа 76 межканальных входов канала.

Вторая схема 8 сравнения обеспечивает сравнение признаков результатов операций операционных блоков во время преобразования в них информации, которая может передаваться через интерфейс как во время ее преобразования, так и через определенное время, определяемое алгоритмами функционирования устройства. При равенстве сравниваемых кодов на выходе второй схемы 8 сравнения нулевой сигнал, Пятый элемент И-ИЛИ-НЕ 28 обеспечивает четыре режима передачи результатов сравнения информации на первой 7 и второй 8 схемах сравнения под управлением сигналов на входах 51,12 и 51,13 первой. группы 51 управляющих входов канала интерфейса — отсутствие передачи результатов сравнения, передача результатов сравнения с выхода только одной из схем 7 или 8 сравнения и одновременная передача результатов сравнения с выходов обеих схем 7 и 8 сравнения. причем передача результатов сравнения с выхода второй схемы

8 сравнения соответствует моментам преобразования информации в операционных блоках. Поскольку равенству кодов соответствует низкий потенциал на выходах схем 7 и 8 сравнения, то низкий сигнал на выходе пятого элемента И-ИЛИ-НЕ 28 соответствует хотя бы одному несравнению на блоках

7 или 8.

Дешифратор 23 кодов управления коммутаторами состояния предназначен для выработки единичного сигнала только в моменты, когда первый — третий коммутаторы

13-15 кодов состояния блоков памяти настраиваются на передачу сигналов с шины нулевого потенциала, При этом инверсное состояние трехразрядной зоны регистра 12, соответствующей значению работоспособности операционных блоков, передается через четвертый коммутатор 18 кодов состояния блоков памяти на входы вторых вентилей второго-четвертого элементов ИИЛИ-НЕ 25-27. При остальных кодах управления коммутаторами 13-15 кодов

1О

55 состояния блоков памяти на выходе дешифратора 23 присутствует нулевой сигнал, обеспечивающий передачу сигналов с выходов второго-четвертого элементов 33-35 запрета через четвертый коммутатор 18 кодов состояния блоков памяти на входы вторых вентилей второго-четвертого элементов И вЂ” ИЛИ вЂ” НЕ 25 — 27. Это позволяет осуществлять контроль информации операционных блоков не только в моменты ее передачи через интерфейс, но и в моменты ее преобразования без передачи (передача переобразуемой информации.п роисходит в последующем), что увеличивает оперативность контроля, т.е. сокращает время реакции интерфейса на возникающие отказы.

При этом блок 29 элементов НЕ предназначен для согласования по полярности сигналов, поступающих на входы вторых вентилей элементов И вЂ” WIN-HE 25 — 27, В начале работы устройства, когда все его блоки и блоки устройства, между которыми интерфейс осуществляет передачу информации, работоспособны, все разряды регистра 3 контроля и счетчиков 10 адресов команд и 11 данных устанавливаются в нулевое исходное состояние, а регистра 12 состояния блоков памяти — в исходное единичное состояние (цепи начальной установки регистра 3 контроля, счетчиков адресов

10 команд и 11 данных и регистра 12 состояния блоков памяти не показаны).

Исходное состояние элементов памяти устройства соответствует отсутствию отказов устройств, обеспечивает работу устройства в мажоритарно-резервированном режиме и разрешает контроль информации всех блоков-источников информации всех трех каналов. Исходное состояние устройства предполагает подачу на вторую группу

52 управляющих входов сигналов, обеспечивающих работу мажоритарных блоков 20 передачи адреса и 21 управления в мажоритарном режиме, блока 5 управления коммутатором выходной информации по передаче сигналов с входов на.выходы без изменения и разрешение передачи сигналов через элементы 33 — 35 запрета и элементы И 36 — 38.

При этом сигналы с группы 51.11 входов первой группы 51 управляющих входов каждого канала совместно с соответствующими выходами мажоритарных блоков 20 и

21, поступая на вход преобразователя 17 кодов, обеспечивают передачу состояния соответствующей зоны регистра 12 состояния блоков памяти через коммутаторы 13 — 15 и элементы 33-35 запрета (в инверсной форме) и элементы И 36 — 38 (в прямой форме) на .входы БУКВИ 5, коммутатора 18, управляемого сигналами с выхода дешифратора 23 и

1702434 элемента И-ИЛИ-НЕ 24, управляющего работой БУКВИ 5.

Коммутатор 18 передает на соответствующие входы элементов И-ИЛИ-НЕ 25-27

5 сигналы с выходов элементов 33-35 запрета, если коммутаторы 13 — 15 передают информацию не с шины нулевого потенциала, и инверсное состояние зоны состояния операционного блока регистра 12 — в противном случае.

При передаче информации через интерфейс от запоминающих устройств адреса этих устройств передаются с выходов c åòчика 10 адресов команд(при выборке командных слов) или счетчика 1 lI адресов данных (при выборке операндов}, модификация состояния которых производится сигналами с входов 51.4 — 51,9 первой группы 51 управляющих входов канала, через коммутатор 19 под управлением сигнала с входа 51.10 первой группы 51 управляющих входов канала и мажоритарный блок 20 передачи адреса.

При этом работа этих запоминающих устройств протекает под управлением сигналов, передаваемых через мажоритарный блок 21 управления.

В описываемом случае при передаче информации через устройство она передается от соответствующего блока источника информации через коммутатор 1 входной ин- 30 формации под управлением сигналов на входе 51.2 канала, мажоритарный блок 9 входной информации, коммутатор 2 выходной информации и буферный регистр 4. yg. равляемый сигналом на входе 51.3 канала, к соответствующему абоненту.

При этом производится сравнение передаваемой информации на первой схеме 7 сравнения, а при работе операционных блоков — и на второй схеме 8сравнения. Резуль- 4р таты сравнения под управлением сигналов на входах 51.12 и 51.13 первой группы 51 управляющих входов канала передаются через пятый элемент И-ИЛИ-НЕ 28 нэ соответствующие входы дешифраторов 22 (фиг.2 и 3). Результаты сравнения преобразовываются дешифратором 22 и элементами ИИЛИ вЂ” НЕ 25 27 и И вЂ” НЕ 31 в код идентификации отказывающего канала (если отказ наступил), запоминаемый в регистре 3 контроля по сигналу, передаваемому с входа 51.1 первой rðóïïû 51 управляющих входов канала через первый элемент 32 запрета на синхровход регистра 3 контроля.

При этом для идентификации отказавшего блока в канале используется код, управляющий работой преобразователя 17 кодов и запоминаемый в разрядах Qs — Q регистра

3 контроля, При наличии отказа, зафиксированного в разрядах Qi-Оз регистра 3 контроля, на выходе элемента ИЛИ 30 вырабатывается сигнал, который, во-первых, запрещает передачу сигналов через элемент 32 запрета на синхровход регистра 3 контроля, запомнившего диагностическую информацию об отказе, и, во-вторых, поступает на выход 50 требования прерывания канала, инициирующий опрос содержимого регистра 3 контроля и установку соответствующего кода в соответствующую зону регистра 12 состояния блоков памяти. после чего регистр 3 контроля устанавливается в исходное нулевое состояние и устройство продолжает осуществлять контроль сравнением, В дальнейшем устройство блокирует контроль отказавшего оборудования, информация об отказе которого поступила в регистр 12 состояния блоков памяти, т,е. в соответствующий разряд регистра 12 записан нуль. Это достигается тем, что на соответствующем выходе коммутатора 18 в момент передачи информации отказавшего блока формируется единичный сигнал, обеспечивающий нулевое состояние на выходе соответствующего элемента И-ИЛИ—

НЕ 25 — 27, что соответствует отсутствию фиксации отказа в регистре 3 контроля.

Поскольку в устройстве блокируется контроль отказавшего блока и при двух оставшихся исправными блоках работа устройства протекает, s мажоритарном режиме, то замена отказавшего блока может происходить в, течение основной работы устройства. В этом случае после замены отказавшего блока и восстановления в нем информации соответствующий разряд регистра 12 устанавливается в единичное состояние.

При отказе одноименного оборудования в двух каналах устройство работает в режиме передачи информации из исправного канала в три канала при работе интерфейса с упомянутым оборудованием. Это обеспечивается тем, что при одинаковой информации в трех каналах на выходах мажоритарных элементов 6.1 — 6.3 группы 6 мажоритарных элементов, она преобразуется коммутационным блоком 16 (фиг.4) в различные коды на его выходах 64 и 65, что настраивает коммутаторы 2 выходной информации в разных каналах на передачу данных с того входа, который подключен к выходам того канала, в котором испраеен блок-источник информации, При отказе блоков более чем в одном канале контроль сравнением запрещается единичным сигналом на выходе элемента

1702434

1О

И-ИЛИ-НЕ 24, поступающего на инверсный управляющий вход дешифратора 22.

Работа мажоритарных блоков 20 и 21 в мажоритарном режиме и режимах пер едачи сигналов из одного канала в три или независимая поканальная передача сигналов происходит под управлением сигналов на входах 52.1 — 52.3 второй группы 52 управляющих входов канала. Работа мажоритарных элементов 6.1-6,3 группы 6 в мажоритарном режиме или режимах передачи сигналов из одного канала в три протекает под управлением сигналов на входах 52,5 и 52.6 второй группы 52 управляющих входов канала и на выходе элемента И вЂ” ИЛИ вЂ” НЕ 24.

Независимая поканальная работа уст-. рбйства по передаче информации через интерфейс может производиться для организации независимой работы трех каналов по своим собственным алгоритмам.

При этом контроль сравнением должен быть заблокирован и коммутаторы 2 выходной информации в каждом канале должны настраиваться на передачу информации с выхода коммутатора,1 входной информации своего канала. Это обеспечивается подачей низкого уровня сигнала по входу 52.4 второй группы 52 управляющих входов каналов.

Поканальная работа мажоритарных блоков

20 и 21 организуется подачей соответствующих сигналов на входы 52.1-52.3 второй группы 52 управляющих входов каналов.

Таким образом, работа интерфейса и

его узлов происходит под управлением сигналов на первой 51 и второй 52 группах управляющих входов и кодов трехразрядных зон регистра 12 состояния блоков памяти.

При этом наряду с контролем. сравнением передаваемой информации, осуществляемым в момент ее передачи, обеспечивается контроль информации в операционных блоках в момент ее преобразования, что увеличивает оперативность контроля и адаптацию устройства к отказам, поскольку:в передаче информации от операционных блоков по отношению к ее формированию, как правило, запаздывает.

Формула изобретения

Мажоритарно-резервированный интерфейс памяти, содержащий в каждом канале коммутаторы входной и выходной информации, регистр контроля, буферный регистр. блок управления коммутатором выходной информации, первый, второй и третий мажоритарные элементы, первую схему сравнения, мажоритарный блок входной информации, счетчики адресов команд и данных, регистр состояния блоков памяти, первый, второй и третий коммутаторы кодов состояния блоков памяти, коммутационный блок, преобразователь кодов, коммутатор адресов, мажоритарные блоки передачи адреса и управления, дешифратор кодов сравнения, первый, второй, третий и четвертый элементы И-ИЛИ-НЕ, элемент ИЛИ, элемент И-НЕ, первый, второй, третий и четвертый элементы запрета, первый, второй и третий элементы И, причем выходы первых разрядов трехразрядных зон регистра состояния бЛоков памяти соединены с соответствующими информационными входами

15 первого коммутатора кодов состояния блоков памяти, выходы вторых разрядов трехразрядных зон регистра состояния блоков памяти соединены с соответствующими информационными входами второго коммутатора кодов состояния блоков памяти, выходы третьих разрядов трехразрядных зон регистра состояния блоков памяти соединены с соответствующими информационными входами третьего коммутатора кодов состояния блоков памяти, выходы первого, второго и третьего коммутаторов кодов состояния блоков памяти соединены с инверсными входами второго, третьего и четвертого элементов запрета и с первыми входами первого, второго и третьего элементов И, прямые выходы которых соединены соответственно с первым, вторым и третьим входами первого элемента ИИЛИ вЂ” НЕ, инверсные выходы первого, второго и третьего элементов И соединены соответственно с первым, вторым и третьим информационными входами блока управления коммутатором выходной информации, выходы второго, третьего и четвертого элементов запрета соединены с четвертым входом первого элемента И вЂ” ИЛИ-г1Е, дополнительные информационные входы первого, втОрого и третьего коммутатора кодов состояния блоков памяти соединены с шиной нулевого потенциала, группы выхо4 дов мажоритарных блоков адреса и управления образуют соответственно группу адресных выходов и группу выходов управляющих сигналов памяти канала, выходы элементов И вЂ”.ИЛИ вЂ” НЕ с второго по четвертыЙ и выход элемента И-HE соединены с первого по четвертый информационными входами группы регистры контроля, синхровход которого соединен с выходом первого элемента запрета, информационные выходы с первого по тоетий оегистоа конт55 роля соединены с входами элемента ИЛИ, выход которого подключен к выходу требования прерывания канала и инверсному входу первого элемента запрета, вход синхронизации первой группы управляющих

1702434 входов канала соединен с прямым входом . первого элемента запрета, группа входов управления коммутатором входной информации и вход управления буферным регистром первой группы упарвляющих входов канала соединены соответственно с группой управляющих входов коммутатора входной информации и с управляющим входом буферного регистра, вход синхронизациЙ, вход увеличения и вход уменьшения содер жимого счетчика адресов команд первой группы управляющих входов канала соединены соответственно с одноименными управляющими входами счетчика адресов команд, вход синхронизации, вход увеличения и вход уменьшения содержимого счетчика адресов данных первой группы управляющих входов канала соединены соответственно с одноименными управляющими входами счетчика адресов данных, вход управления коммутатора адресов первой группы управляющих входов канала соединен с управляющим входом коммутатора адресов, группа входов признаков работы внешних блоков первой группы управляющих входов канала совместно с выходами старших разрядов группы выходов мажоритарного блока передачи адреса и с группой выходов мажоритарного блока управления соединены с группой входов преобразователя кодов и с соответствующими входами группы информационных входов регистра контроля, четвертый выход группы выходов которого соединен с инверсным входом элемента И-НЕ, группа выходов преобразователя кодов соединена с группами управляющих входов первого, второго и третьего коммутаторов кодов состояния блоков памяти, первых входы имитации нулей, имитации единиц и первый вход поканальной работы второй группы управляющих входов канала соединены соответственно с первыми, вторыми и третьими управляющими входами мажоритарного блока передач адреса и ма>коритарнога блока управления, второй вход паканальнай работы второй группы управляющих входов канала соединен с прямыми входами второго, третьего и четвертого элементов запрета и с вторыми входами первого, второго и третьего элементов И, вторые входы имитации нулей и имитации единиц второй группы управляющих входов канала соединены с первым и вторым управляющими входами блока управления коммутатором выходной информации, первый, второй и третий выходы которого соединены с первым, вторым и третьим межканальными выходами канала и с первыми входами первого, втот>ого и третьего мажоритарных элементов, вторые и третьи входы которых соединены соответственно с первым и BTopblM, третьим и четвертым, пятым и шестым межканальными входами канала. инверсные выходы первого, второго и третьего мажоритарных элементов соединены с первым, вторым и третьим входами коммутационного блока, первый и второй выходы которого соединены соответственно с первым и BTopblM управляющими входами коммутатора выходной информации, группа выходов которого подключена к группе информационных входов буферного регистра, выход первого элемента И-ИЛИ-НЕ соединен с третьим управляющим входом блока управления коммутатором выходной информации, инверсный выход первого элемента

И вЂ” ИЛИ вЂ” НЕ соединен с третьим управляющим входом коммутатора выходной информации и с управляющим входом дешифрэтора кодов состояния, первый инверсный выход которого соединен с первыми входами второго, третьего и четвертого

25 элементов И вЂ” ИЛИ вЂ” НЕ, вторые входы которых соединены соответственно с третьим, вторым и четвертым инверсными выходами дешифраторэ кодов состояния, påðâüié, второй и третий входы кода сравнения канала

30 соединены с первым, вторым и третьим информационными входами дешифратора кода состояния пятый, шестой, седьмой инверсные выходы которого подключены к первому, второму и третьему входам элемента И вЂ” НЕ, группа информационных входов от операционного блока и группа информационных входов от устройства ввода-вывода соединены соответственно с первой и второй группами информационных

40 входов коммутатора входной информации, группы информационных входов интерфейса, служащие для подключения блоков памяти, соединены с группами информационных входов коммутатора входной информации, группа выходов которого образует первую группу ме>кканальных выходов канала и соединена с первой группой входов первой схемы сравнения, вторая группа входов которой соединена с первой группой межканальных входов канала, группа выходов буферного регистра образует группу информационных выходов канала и соединена с группами информационных входов счетчиков адресов команд и данных, группы выходов которых соединены с первой и второй

55 группами информационных входов комму1 татара адресов, группы выходов регистра контроля и счетчика адресов команд сойдинены соответственно с второй и третьей

1702434 группами информационных входов коммутатора входной информации, группа выходов коммутатора входной информации и первая и вторая группы межканальных входов канала соединены с первыми, вторыми и третьими группами информационных входОВ коммутатора ВыхОднОЙ информации и мажоритарного блока входной информации, группа выходов которого подключена к четвертой группе информационных входов коммутатора выходной информации, группа выходов коммутатора адресов соединена с группой информационных входов мажоритарного блока передачи адреса, группа входов управляющих. сигналов памяти канала соединена с группой информационных входов мажоритарного блока управления, третья и четвертая группы межканальных входов канала соединены соответственно с первой и второй группами входов соседних каналов мажоритарного блока управления, группа выходов своего канала которого образует вторую группу межканальных выходов канала. пятая и шестая группы межканальных входов канала соединены соответственно с первой и второй группами входов соседних каналов мажоритарного блока передачи адреса, группа выходов своего канала которого образует третью группу межканальных выходов канала, при этом первая группа межканальных выходов каждого канала соединена с первой группой межканальных входов одного и второй группой межканальных входов другого соседних каналов, вторая и третья группы межканальных выходов каждого канала соединены соответсгвенно с третьей и пятой группами межканальных входов одного и четвертой и шестой группами межканальных входов другого соседних каналов, первый межканальный выход каждого канала соединен с первым межканальным входом одного и вторым межканальным входом второго соседних каналов, второй и третий межкакальные выходы каждого канала соединены соответственно с третьим и пятым межканальными Входами одного и четвертым и шестым межканальными входами другого соседних каналов, отличающийся тем; что, с целью повышения надежности работы интерфейса, в него введены вторая схема сравнения, четвертый коммутатор ко50 единека с седьмой группой межканальных

Входов соседнего канала. дов состояния блоков памяти, дешифратор кодов управления коммутаторами состояния, пятый элемент И-ИЛИ-НЕ и блок элементов НЕ, причем входы признаков группы информационных входов от операционного блока канала образуют четвертую группу межканальных выходов канала и соединены с первой группой входов ВтОрОЙ схемы сравнения, вторая группа входов которой соединена с седьмой группой межканальных входов канала, выходы первой и второй схем сравнения соединены с первыми входами соответственно первого и второго вен15 тилей пятого элемента И вЂ” ИЛИ вЂ” НЕ, выход которого является выходом результата сравнения какала, первый и второй входы управления контролем первой группы управляющих входов канала соединены с вторыми входами пятого элемента И вЂ” ИЛИ-НЕ, выходы второго, третьего и четвертого элементов запрета соединены соответственно с первым, вторым и третьим входами первой группы информационных входов четвертого коммутатора ходов состояния блоков памяти, первый выход которого соединен с входами соответственно второго, третьего и четвертого элементов И вЂ” ИЛИ-НЕ, группа выходов преобразователя кодов соединена с входами дешифратора кодов управления

30 коммутаторами состояния, выход которого соединен с управляющим входом четвертого коммутатора кодов состояния блоков памяти, выходы первого, второго и третьего разрядов трехразрядной зоны управления операционным блоком регистра состояния блоков памяти соединены с входами блока. элементов НЕ, выходы которых соединены соответственно с первым, вторым и третьим входами второй группы информациокных входов четвертого коммутатора кодов состояния блоков памяти, при этом выход результата сравнения первого канала соединен с первыми входами кода сравнения каждого канала, выход результата срав45 нения второго канала соединен с вторыми входами кода сравнения каждого канала, выход результата сравнения третьего канала соединен с третьими входами кода сравнения каждого канала, четвертая группа межкакалькых выходов каждого канала со1702434

1702434

1702434

И 62 О

И О О (я) tb ) Составитель М.Лапушкин

Редактор М,Кобылянская Техред M,Mîðãåíòàë Корректор М. Демчик, Производственно-издательский комбинат "Патент", г. Ужгород, ул,Гагарина, 101

Заказ 4547 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб.. 4/5