Делитель частоты следования импульсов

 

Изобретение относится к импульсной технике и может быть использовано в аппаратуре цифровой обработки информации и в системах автоматического управления и контроля. Цель изобретения - расширение диапазона коэффициентов деления - обеспечивается путем введения в устройство блока 6 сброса, снабжения параллельно-последовательного счетного блока 1 дополнительным входом сброса и образования новых функциональных связей. Кроме того, устройство содержит блок 2 сравнения кодов , запоминающее устройство 3, анализатор 5 переполнений, входную и выходную шины 4 и 7. 3 з. п. ф-лы. 3 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)я Н 03 К 23/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4461840/21 (22) 17,06.88 (46) 30,12.91. Бюл. ¹ 48 (72) А. В, Ходаков (53) 621.374.4(088.8) (56) Авторское свидетельство СССР

¹ 875642, кл. Н 03 К 23/56, 19,02,80.

Авторское свидетельство СССР

¹ 11117777990077, кл. Н 03 К 23/64, 21.12,83. (54) ДЕЛИТЕЛЬ ЧАСТОТЫ СЛЕДОВАНИЯ

ИМПУЛЬСОВ (57) Изобретение относится к импульсной технике и может быть использовано в аппа,,5U,, 1702524 А1 ратуре цифровой обработки информации и в системах автоматического управления и контроля. Цель изобретения — расширение диапазона коэффициентов деления — обеспечивается путем введения в устройство блока 6 сброса, снабжения параллельно-последовательного счетного блока 1 дополнительным входом сброса и образования новых функциональных связей. Кроме того, устройство содержит блок 2 сравнения кодов, запоминающее устройство 3, анализатор 5 переполнений, входную и выходную шины 4 и 7, 3 з, и. ф-лы. 3 ил, f702524

15

35

Изобретение относится х импульсной технике и может быть использовано s аппаратуре цифровой обработки информации и в системах автоматического управления и контроля.

Цель изобретения — расширение диапазона коэффициентов деления.

На фиг. 1 приведена электрическая функциональная схема предлагаемого делителя частоты; на фиг. 2 л 3 -- временные диаграммы, поясняющие его работу, Делитель частоты следования импульсов содержит параллельно-последовательный счетный блок 1, первая группа информационных выходов которого соединена с первой группой информационных входов блока 2 сравнения кодов, а вторая группа информационных выходов — с адрес.ными входами запоминающего устройства

3, (N — 1) информационных выходов которого соединены с второй группой информационных входов блока 2 сравнения кодов, выход которого соединен с входом сброса параллельно-последовательного счетного блока

1, первый вход синхронизации которого соединен с входной шиной 4 и входом синхронизации блока 2 сравнения кодов, вход установки которого подключен к первому выходу переполнения параллельно-после.довательного счетнога блока 1, второй выход переполнения которого подключен к информационному входу анализатора 5 пе— реполнений. Делитель частоты содержит также блох 6 сброса, причем параллельно— последовательный счетный блок 1 снабжен дополнительным входом сброса, а М-й информационный выход запоминающего устройства 3 соединен с информационным входом блока 6 сброса, выход которого соединен с выходной шиной 7 и дополнительным входом сброса параллельно-последовательного счетного блока 1, вход установки — с выходом блока 2 сравнения, а вход синхронизации — с входной шиной

4, которая подключена к входу синхронизации анализатора 5 переполнений, вход установки которого соединен с выходом переполнения адресов параллельно-последовательного счетного блока 1, выход переполнения. — с вторым входам синхронизации параллельно-последовательного счетного блока 1.

Блок 6 сброса содержит триггер 8, вход установки которого соединен с входом установки блока 6 сброса, а прямой выход — c первым входом элемента 9 совпадения, второй вход которого соединен с информационным входом блока 6 сброса, третий вход через элемент 10 задержки — с входом синхронизации блока 6 сброса. а выход — с входом сброса триггера 8 и с выходом блока 6 сброса, Параллельно-последовательный счетный блок 1 содержит счетчик 11 адреса, выход переноса которого соединен с первым выходом переполнения параллельно-последовательного счетного блока 1, информационные выходы которого соединены с второй группой информационных выходов параллельно-последовательного счетного блока 1 и с адресными входами оперативного запоминающего устройства 12, информационные выходы которого соединены с первой группой информационных выходов параллельно-последовательного счетного блока 1 и с информационными входами счетчика 13 числа информационные выходы которого соединены с информационными входами оперативного запоминающего устройства

12, вход записи которого соединен с первым входом синхронизации параллельна-последовательного счетного блока 1, со счетным входом счетчика 11 адреса и с входом разрешения записи счетчика 13 числа, счетный вход, которого соединен с.вторым входом синхронизации параллельно-последовательного счетного блока 1, выход переноса— с вторым выходом переполнения параллельно-последовательного счетного блока

1, а вход сброса — с входом сброса параллельно-последовательного счетного блока

1, дополнительный вход сброса которого соединен с входом сброса счетчика 11 адреса, Анализатор 5 переполнений содержит триггер 14, информационный вход которого соединен с информационным входом анализатора 5 переполнений, элемент 15 совпадения, первый вход которого соединен с прямым выходом триггера 14, второй входс входом синхронизации анализатора 5 переполнений, а выход — с выходом анализатора 5 переполнений и с тактовым входом триггера 14.

Блок 2 сравнения содержит триггеры 16 и 17 и элемент 18 сравнения кодов.

Делитель частоты работает следующим образом.

Под действием входных импульсов с шины 4 блок 1 формирует поочередно параллельные группы разрядов нэ выходах

19. характеризующих последовательные состояния блока 1. Группы разрядов сопровождаются их номерами на выходах

20. формирующих коды номера состояний на выходах 19. Сигнал 21 на выходе переполнения адресов (номеров) параллельных групп разрядов определяет момент появления младшей группы разрядов на выходах 19 и устанавливает в начальное состояние блок 2, который обеспечивает

1702524 сравнение кодов с разрядов 19 с кодами с разрядов 22, последовательно выбираемых по аналогичным адресам из блока 3 памяти коэффициента делен ия, т.е. и роисходит сравнение параллельно-последовательного кода 20 текущего времени и параллельнопоследовательного кода 22 коэффициента деления с точностью до периода импульсов на входе 4. Равенство этих кодов вызывает появление на выходе 23 блока сравнения импульса длительностью. равной периоду импульсов на выходе 21, который, воздействуя на вход сброса счетчика 13 числа блока

1, переводит в начальное состояние (сбрасывает) блок 12 памяти блока 1. Задним фронтом импульса на выходе 23 взводится триггер 8 блока 6 и в следующем периоде перебора адресов на выходе 20 элементом

9 анализируются стробируемые импульсами с шины 4, последовательно выбираемые разряды кода уточнения коэффициента деления на выходе 24 и при появлении первой из выбранных "единиц" будет сброшен по выходному импульсу на шине 7 триггер 8 и установлен в начальное состояние счетчик

11 адреса блока 1, При этом период импульсов на шине 7. определяемый кодом коэффициента деления на выходах 22 с дискретностью периода импульсов переполнения на выходе 21, удлинится на время появления кода "1" на выходе 24, дискретность которого определяется периодом входных импульсов.

Таким образом, коэффициент деления делителя может быть задан любым с точностью до единичного периода входной частоты, Изобретение обеспечивает расширение допустимого диапазона коэффициентов пересчета по сравнению с известным устройством при сохранении экономичности аппаратурного выполнения и возможности изменения коэффициента пересчета беэ изменения схемотехнической структуры, что позволяет получить экономический выигрыш за счет разработки и использования единого экономического унифицированного делителя вместо разработки и изготовления делителей с различной структурой для разных случаев их использования.

Формула изобретения

1. Делитель частоты следования импульсов, содержащий параллельно-последовательный счетный блок, первая группа информационных выходов которого соединена с первой группой информационных входов блока сравнения кодов, вторая группа информационных выходов — с адресными входами запоминающего устройства, (n-1) 5

5D

55 информационных. выходов которого соединены с второй группой информационных входов блока сравнения кодов, выход которого соединен с входом сброса параллельно-последовательного счетно о блока. первый вход синхронизации которого соединен с входной шиной и входом синхронизации блока сравнения кодов, вход установки которого подключен к первому выходу переполнения параллельно-последовательного счетного блока, второй выход переполнения которого подключен к информационному Входу анализатора переполнений, вход установки которого соединен с первым выходом переполнения параллельно-последовательного счетного блока, выход переполнения — с вторым входом синхронизации параллельно-последовательного счетного блока, вход синхронизации — с входной шиной, отл и ча ю щийс я тем, что, с целью расширения диапазона коэффициентов деления. в него введен блок сброса, а параллельно-последовательный счетный блок снабжен дополнительным входом сброса, причем N-й информационный выход запоминающего устройства соединен с информационным входом блока сброса, выход которого соединен с выходной шиной и с дополнительным входом сброса параллельно-последовательного счетного блока, вход установки — с выходом блока сравнения, а вход синхронизации — с

ВХОДНОЙ ШИНОЙ.

2, Делитель частоты по и, 1, о т л и ч а юшийся тем, что блок сброса содержит триггер, вход установки которого соединен с входом установки блока сброса, а прямой выход — с первым входом элемента совпадения, второй вход которого соединен с информационным входом блока сброса, третий вход через элемент задержки — с входом синхронизации блока сброса, а выход — с входом сброса триггера и с выходом блока сброса.

3. Делитель частоты по. и, 1, о т л и ч аю шийся тем, что параллельно последовательный счетный блок содержит счетчик адреса. выход переноса которого соединен с первым выходом переполнения блока, информационные выходы — с второй группой информационных выходов блока и с адресными входами оперативного запоминающего устройства, информационные выходы которого соединены с первой группой информационных выходов блока и с информационными входами счетчика числа, информационные выходы которого соединены с информационными входами оперативного запоминающего устройства, вход записи которого соединен с первым входом

1702524 !-! x.:*. ы

Я с (Г2 t Г Г 1. Р 1 .Г / 1. ГТ Л

Ф .à — à à — 1 à — à — 1 .Г-1 à — ) Г с.тЛ

Я, (Я7 -.. > 7 ((7 7, ро ю и г ci;v+ (+5gd З

Составитель Л.Клевцова

Редактор А.Лежнина Техред M.Моргентал Корректор Т.Палий

Заказ 4551 Тираж Подписное

ВНИИПИ Государственного комитета ло изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-ЗБ, Раушская наб„4/5

Производственно-M3+3T8 1bcKMA комбинат "Патент", г, Ужгород, QI1. à 3plhH В, 1 01 синхронизации блока, со счетным входом 4, Делитель частоты по и. 1, о т л и ч а юсчетчика адреса, с входом разрешения шийся тем, что анализатор переполнений записи счетчика числа, счетный вход ко- содержит триггер, инфомационный вход которого соединен с вторым входом синх- торого соединен с информационным вхоронизации бЛока, выход переноса — с 5 дом анализатора переполнений, а также вторым выходом переполнения блока, а элемент совпадения, первый вход которого вход сброса - с входом сброса блока, соединен с прямым выходом триггера, втопричем дополнительный вход сброса па- рой вход — с входом синхронизации аналираллельно-последовательного счетного затора переполнений„а выход — с выходом блока соединен с входом сброса счетчика 10 анализатора переполнений и с тактовым адреса. входом триггера.

П l 1Г1Г1 Г Г Г у-