Устройство для деления

 

Изобретениеотносится к области вычислительной техники и может быть использовано в универсальных специализированных ЭВМ для построения быстродействующих устройств деления чисел. Целью изобретения является упрощение устройства. Устройство содержит регистры 1-3 делимого, делителя и частного, блок 4 деления усеченных чисел, два узла 5. 6 коррекции частного, блок 7 умножения, два вычитэтеля 8. 9, сумматор-вычитатель 10. коммур)тор 11. блок 12 управления. 3 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)5 G 06 F 7/52

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

flO ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ra

19

20 !

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

1 (21) 4659140/24 (22) 06.03.89. (46) 30.01.92, Бюл. 1Ф 4

I (72) А.А.Жалковский, А.А.Шостако и

Л.О.Шпаков

I (53) 681.325 (088,8) (56) Авторское свидетельство СССР

М 1541596, кл. 6 06 F 7/52, 1988.

Авторское свидетельство СССР

М 1619255, кл. G 06 F 7/52, 1989. (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ

„, SU,, 1709301 А1 (57) Изобретение относится к области вычислительной техники и может быть использовано в универсальных специализированных ЭВМ для построения быстродействующих устройств деления чисел, Целью изобретения является упрощение устройства, Устройство содержит регистры 1-3 делимого, делителя и частного, блок 4 деления усе- ченных чисел, два узла 5, 6 коррекции частного, блок 7 умножения, два вычитателя

8, S, сумматор-вычитатель 10, коммутатор

11, блок 12 управления. 3 ил.

1709301

Изобретение относится к вычислительной технике и может быть использовано в быстродействующих арифметических устройствах для выполнения операции деления, Цель изобретения — упрощение устрой. ства.

На фиг. 1 приведена структурная схема устройства; на фиг. 2 — функциональная схема первого узла коррекции частного для случая к = 4; на фиг. 3 — функциональная схема блока управления.

Устройство для деления содержит (фиг.1) регистры 1, 2 и 3 соответственно делимого, делителя и частного, блок 4 деления усеченных чисел, второй 5 и первый 6 узлы коррекции частного, блок 7 умножения, первый 8 и второй 9 вычитатели, сумматор-вычитатель 10, коммутатор 11, блок 12 управления, вход 13 данных устройств, вход

14 синхронизации устройства, выходы 1517 с первого по третий блока 12 управления, выход 18 знакового разряда второго вычитателя 9, выход 19 знакового разряда сумматора вычитателя 10, выходы 20 разрядов регистра 1 делимого, выходы 21 старших разрядов регистра 1 делимого, выходы 22 разрядов регистра, сумматора-вычитателя

10, выходы23 старших разрядов регистра 2 делителя, выход 24i старшего разряда и выходы 242 младших разрядов блока 4 деления усеченных чисел, выходы 25 второго узла 5 коррекции частного, выходы 26 первой и 27 второй группы блока 7 умножения, выходы

28 разности и выходы 29 заема первого вычитателя 8, выходы 30 второго вычитателя 9, выходы 31 сумматора-вычитателя 10. Первый узел 6 коррекции частного содержит (фиг,.2) к-разрядный сумматор 32 и элемент

НЕ 33. Блок 12 управления (фиг.3) может быть построен на базе счетчика 34 и узла 35 памяти микрокоманда.

Функциональное назначение и реализация основных узлов и блоков устройства для деления, Регистры 1 и 2 делимого и делителя соответственно предназначены для временного хранения двоичных кодов делимого (остатков) и делителя. Регистр 1 делимого

-(и+1)-разрядный, из которых один разряд расположен слева от запятой и и разрядов справа от запятой, Регистр 2 делителя .содержит и разрядов, которые все расположены справа от запятой. В первом такте деления в эти регистры загружаются двоичные коды делимого и делителя, которые являются правильными положительными дробями. Регистры могут быть реализованы на основе двухтактных синхронных DVтриггеров. Запись информации в регистры

20

35

50 производится по синхроимпульсу при наличии разрешающего потенциала на.их Ч-входах. Ч-входы всех триггеров регистра ll делимого объединены и подключены к выходу 16, à V-входы всех триггеров регистра 2 делителя — к выходу 17 блока 12 управления.

Регистр 3 частного предназначен для хранения частного и реализован в виде регистра с возможностью однотактного сдвига на к разрядов в сторону старших разрядов. Входы к его младших разрядов соединены с выходами первого узла 6 коррекции частного. Он может быть построен на основе двухтактных синхронных 0-триггеров, причем выход 1-ro триггера (1=1, 2,...(!—

k), где! — разрядность частного) соединен с информационным входом (1+k)-ro триггера.Запись информации в регистр 3 производится по синхроимпульсу, поступающему с входа 14 синхронизации устройства.

Блок 14 реления усеченных чисел предназначен для получения (k+1)-разрядного частного,от деления старших (k+1) разрядов делимого. поступающих с выходов 21 регистра 1 и старших k+1 разрядов делителя, поступающих с выходов 23 регистра 2 делителя. При небольших значениях k блок

4 деления усеченных чисел может быть разработан по соответствующей таблице истинности либо в виде быстродействующего логического шифратора, либо. в виде быстрой поисковой таблицы, реализованной нэ

ПЗУ, причем в этом случае целесообразна совместная реализация блока 4 с вторым узлом 5 коррекции частного. При больших лжезначениях k более предпочтительной является реализация блока 4 в виде быстродействующей однотактной матричной схемы деления, использующей алгоритм с восстановлением или без восстановления остатков и все известные средства ускоренной реализации этих алгоритмов. Возможны и другие варианты реализации блока 4 деления усеченных чисел.

Значение частного, получаемого нэ выходах 24 и 242 блока 4 при делении в нем, значения k+1 старших разрядов делимого (или остатка) нэ k+1 старших разрядов делителя, может быть либо равно значению k старших разрядов истинного частного, получаемого при делении и-разрядных чисел, либо больше (меньше) на одну единицу ,младшего разряда этого значения, Второй узел 5 предназначен для предварительной коррекции значения цифр частного,. формируемого нэ выходах 241 и 242 блока 4 деления. Если в блоке 4 деления формируется частное, у которого значение старшего разряда равно единице, то на выходах узла 5 образуется значение скоррек1709301 тированного k-разрядного частного вида мого в качестве нового остатка заносится

1 1 .;. 1 . значение остатка с выходов 30 второго выЕсли же значение старшего разряда читателя 9, если данное k-разрядное частравно нулю, то значение k младших . - ное больше или меньше, чем истинное

:; ...-цифр частного, сформированное на вы- 5 k-разрядное на одну единицу его младшего ходах 242 блока 4 деления, передается разряда то новый остаток формируется на транзитом на выходы 25 узла 5. выходах 31 сумматора-вычитателя 10.

Первый узел 6 коррекции предназначен Первый вычитатель 8 комбинационного для окончательной коррекции частного, типа и выполнен по принципу вычитателя сформированного в текущем такте. Как бы- 10 без распространения заема. В вычитателе 8 ло показано выше, значение k-разрядного осуществляется вычитание из содержимого частного, поступающего с выходов 25 узла регистра 1 делимого произведения, сфор5на входузла 6, в некоторыхслучаях может мированного на выходах 26 и 27 блока 7 быть на единицу младшего разряда больше умножения в двухрядном коде. Результат или меньше истинного значения k-разряд- 15 вычитания образуется на выходах 28 и 29 ного частного, и тогда в узле 6 осуществля- соответственно разности и заема вычитатеется соответственно либо вычитание иэ .ля 8 в двухрядном коде.

k-разрядного частного значения единицы, Второй вычитатель9 предназначен для либо прибавление к k-разрядному частному вычитания из значения, разности, сформизначению единицы. Управление работай 20 рованной на выходах 28 первого вычитателя первого узла 6 коррекции осуществляется 8, значения заема, образованного на выхопо значению сигналов с выходов 18 и 19 дах 29 этого же вычитателя 8, Второй вычизнаковых разрядов соответственно второго татель 9 комбинационного типа с вычитателя 9 и сумматора-вычитателя. Так, ускоренным распространением заема мопри наличии на выходе 18 сигнала "1" в узле 25 жет быть заменен быстродействующим сум6 осуществляется вычитание из k-разрядно- матором, если информацию, поступающую го частного единицы его младшего разряда. на его вход вычитаемого, проинвертиро Если же на выходе 18 присутствует "О", то вать, г на вход переноса сумматора подать функционирование узла 6 определяется сигнал "1", Выход 18 знакового разряда втоэначениемзнаковогоразряда,поступающе- 30 рого,вычитателя 9 соединен с управляюго с выхода 19 сумматора-вычитателя 10. щим входом сумматора-вычитателя и

Еслиэтозначениеравноединице,тоинфор- первым входом управления первого узла 6 мация проходит через узел 6 без изменения. коррекции частного.

В противном случае происходит прибавле- Если разность делимого (остатка), храние к k-разрядному частному единицы млад- 35 нимого в регистре 1, и произведения, обрашего разряда. зованного на выходах блока? умножения, В блоке 7 умножения осуществляется положительна,то вэнаковомразрядевтороперемножение k-разрядного частного, го вычитателя 9 формируется значение "0", сформированного на выходах 25 второго уз- что настраивает сумматор-вычитатель 10 на ла 5 коррекции и поступающего на вторую 40 вычитание, если же данная разность отригруппу входов блока 7 и и-разрядного дели- цательна, то в знаковом разряде второго теля, хранимого.в регистре 2 и поступающе- вычитателя 9 формируется значение "1", что го на первую группу входов блока 7 с настраивает сумматор-вычитатель 10 на выходов 22 разрядов регистра 2. На выхо- сложение, дах 26 и 27 первой и второй групп блока 7 45 Сумматор-вычитатель 10 предназначен образуется произведение в двухрядном ко- для коррекции промежуточного значения де (в виде двух чисел). Блок 7 умножения остатка, образуемого на выходах 30 второго комбинационного типа может быть реали- вычитателя 9, если на выходах 25 узла 5 зован в виде совокупности из k-разрядных получилось k-разрядное частное большее двоичных умножителей. 50 или меньшее истинного. Так, если. значение

С помощью первого вычитателя 8, вто- М-разрядного частного на выходах 25 узла 5 рого вычитателя 9 и сумматора-вычитателя больше на единицу истинного значения k10 в устойстве формируется два возможных разрядного частного, то промежуточное значения остатка, одно иэ которых записы- значение остатка на выходах вычитателя 9 вается в качестве нового остатка через ком- 55 получается отрицательными и "1" с выхода мутатор 11 в регистр 1 делимого в 18знаковогоразряда вычитателя 9поступазависимости от значения k-разрядного час- ет на управляющий вход сумматора-вычитатного на выходах 25 узла 5. Если данное теля 10 и настраивает его на режим

k-разрядное частное равно истинному k- суммирования промежуточного значения разрядному частному. то в регистр 1 дели- остатка со значением делителя. При этом на

1709301 выходах 31 образуется скорректированное значение остатка. Если же значение k-разрядного частного на выходах 25 узла 5 меньше на единицу истинного значения

k-разрядного частного, то промежуточное значение остатка на выходах вычитателя 9 получается положительным и "0" с выхода

18 настраивает сумматор-вычитатель 10 на режим вычитания иэ промежуточного значения остатка значения делителя. При этом на выходах 31 образуется скорректированное значение остатка, Сумматор-вычитатель может быть построен на основе сумматора с управляемым инвертором на одном входе.

Коммутатор 11 предназначен для передачи на информационные входы регистра 11 делимого информации с трех направлений через соответствующие группы входов. Через первую группу входов поступает значение делимого с входа 13 данных устройства, через вторую группу входов — значение остатка с выходов 30 вычитателя 9 (случай, когда значение частного на выходах 25 совпадает с истинным значением частного), через третью группу входов — значение скорректированного остатка с выходов 31 сумматора-вычитателя (случай, когда значение частного на выходах 25 больше или меньше истинного на единицу младшего разряда). Управление работой коммутатора

11 осуществляется сигналами, формируемыми на выходе 15 блока 13 управления и на выходе 19 знакового разряда сумматоравычитателя 10. Коммутатор 11 может быть построен, например, на четырехвходовых мультиплексорах.

Устройство работает следующим образом.

Перед началом выполнения собственно деления в регистр 1 делимого и регистр 2 делителя заносится и-разрядный код делимого и и-разрядный код делителя соответственно, блок управления устанавливается в исходное состояниЕ (делимое загружается в ,и младших разрядов регистра 1, в старший разряд которого записывается ноль), Предполагается, что делимое и делитель — правильные положительные нормализованные дроби. Процесс определения окончательного частного, состоит из m. циклов, в каждом из которых формируется k двоичных цифр и частного (где m= число k-разрядных групп к частного}.

Каждый цикл начинается с определения.

k-разрядного частного, формируемого совместно блоком 4 и узлом 5 коррекции частного. На входы блока 4 при этом поступают значения k+1 старших разрядов регистра 1

35

50 входами первой группы блока умножения и сумматора-вычитателя. выходы коммутатора соединены с информационными входами регистра делимого, выходы старших разрядов которого соединены с входами делимо55

25 делимого (один разряд слева от запятой, остальные — справа от запятой) и значения

k+1 старших разрядов регистра 2 делителя (все разряды расположены справа от запятой. Затем k-разрядное частное, образован.ное на выходах 25 узла 5, умножается на и-разрядный делитель в блоке 7 умножения и на выходах 30 второго вычитателя 9 образуется остаток, равный разности между предыдущим остатком и полученным произведением. В конце цикла деления в регистр

1 делимого через коммутатор 11 заносится информация из двух возможных источников. Выбор источника осуществляется значением сигнала, формируемого на выхода

19 знакового разряда сумматора-вычитателя 10. Если значение скорректированного остатка, получаемого на сумматоре-вычитателе 10. отрицательно (случай, когда промежуточное значение остатка на выходах 30 вычитателя 9 положительно и сумматор-вычитатель настраивается на вычитание), то через коммутатор 11 в регистр 1 делимого заносится значение нового остатка с выходов 30 второг0 вычитателя 9. Если же значение скорректированного остатка положительно, то в регистр 1 делимого заносится значение нового остатка с выходов

31 сумматора-вычитателя 10. Одновременно с коррекцией остатка выполняется кор. рекция k-разрядного частного в узле 6, куда поступают значения знаковых разрядов второго вычитэтеля 9 и сумматора-вычитэтеля 10. В конце каждого цикла деления

k-разрядное частное записывается в младшую часть регистра 3, освобождающуюся при сдвиге в регистре 3 информации но k разрядов в сторону старших рязрядав, Формула изобретения

1, Устройство для деления, содержащее регистры делимого, делителя и частного, блок деления усеченных чисел, первый узел коррекции частного, блок умножения, два вычитателя, сумматор-вычитэтель, коммутатор и блок управления, причем вход данных устройства соединен с информационными входами первой группы коммутатора и с информационными входами регистра делителя, выходы разрядов которого соединены с го блока деления усеченных чисел, выходы разрядов регистра делимого соединены с входами уменьшаемого первого вычитателя, входы вычитаемого и заема которого соединены с выходами первой и второй групп блока умножения соответственно, выходы !

1709301

Составитель Н.Маркелова

Техред M.Ìîðãåíòàë Корректор M,Шароши

Редактор M.Òîâòèí

Заказ 426 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул,Гагарина, 101 разности и заема первого вычитателя — с входами уменьшаемого и вычитаемого второго вычитателя, выходы которого соединены c âõîäàìè второй группы сумматоравычитателя и коммутатора, входы третьей группы которого соединены с выходами сумматора-вычитателя, выход знакового разряда сумматора-вычитателя соединен с первым управляющим входом первого узла коррекции частного, выход которого соединен с информационным входом регистра частного„синхровход которого соединен с входом синхронизации устройства и с синхровходами регистров делимого и делителя и блока управления, первый выход которого соединен с первый управляющим входом коммутатора, -второй и третий выходы — с входами разрешения записи регистров делимого и делителя соответственно, о т л и ч а ю щ е е с я тем, что, с целью упрощения, оно содержит второй узел коррекции частного, управляющий и информационный входы которого соединены с выходами старшего и младшего разрядов соответственно блока деления усеченных чисел, вход делителя которого соединен -с выходами старших разрядов регистра делителя, выхо5 ды второго узла коррекции частного — с входами второй группы блока умножения и информационными входами первого узла коррекции частного, второй управляющий вход которого соединен с выходом знаково10 го разряда второго вычитателя и управляющим входом сумматора-вычитателя, выход знакового разряда которого соединен с вторым управляющим входом коммутатора, 15 2. Устройство по п.1, о т л и ч а ю щ е ес я тем, что блок управления содержит счетчик и узел памяти микрокоманд, причем счетный вход счетчика соединен с синхровходом блока управления, первый, второй и

20 третий выходы которого соединены с одноименными выходами узла памяти микрокоманд соответственно, адресный вход которого соединен с выходом счетчика,