Устройство для умножения

 

Изобретение относится к вычислительной технике и может быть использовано при разработке быстродействующих устройств умножения чисел с высокой достоверностью формируемых результатов. Сомножители могут быть представлены в любой позиционной системе счисления. Целью изобретения является повышение достоверности формируемых результатов. Устройство содержит п регистров 1 разряда множимого (п-рззрядность м::с;ки;.:о.с). п блоков 3 вычисления разрядных значений произведения, по п буферных регистров первой А, второй 5. третьей 6, четвертой 7 групп, три группы коммутаторов 2, 8 и 9 по п коммутаторов каждая, п блоков 10 сравнения и коммутатор 11, 4 ил.

СОЮЗ СОВЕ! С ИХ сОциллисти 1е ских

РЕСПУВЛИК (я)5 G 06 F 7/5?, 11/00

ГОСУДЛРСТВЕ1+(Ый КОМИТЕТ

ПО ИЗОЕРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOFCKOMY СВИДЕТЕЛЬСТВУ

О (Л Ю

Uc. (21) 4802633/24 (22) 29.01.90 (46) 15.01.92. Бюл, N. 2 (71) Н "учно -и.следовательский институт элек; ронных вычислительных машин (72) А, А. Ш оста к (53) 681.325(088.8) (56) Авторское свид тельство СССР

N 888109, кл. G 06 F 7/52, 1978.

Авторское свидетельство СССР йг 1529215, кл, G 06 F 7/52, 1988, (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ (57) Изобретение относится к вычислитель.ной технике и может быть использовано и ри, „,5U „„ i 70582 " А1 разработке быстродействующих устройств умножения чисел с высокой достоверностью формируемых результатов. Сомкожители могут быть представлены в любой позиционной системе счисления. Целью изобре1ения является повышение достоверности формируемых результатов. Устройство содержит л регистров 1 разряда множимого (и-разр дl!007 мпо:.;. ::о:.о). п волоков 3 вычисления разрядных значений произведения, по п буферных регистров первой 4, второй 5. третьей 6, четвертой 7 групп, три группы коммутаторов 2, 8 и 9 по и коммутаторов каждая, и блоков 10 сравнения и коммутатор 11. 4 ил.

170 Л2l

10

20

30

Изобретение относится к оычислител най1ехника и л1ожет быть ис.1ользооэчо при разработке устройств для ул1ножания ч11сел с высокой достоо1.рностью формируемых разультагоо, при этом сомножители„магнат быть предназначены в любой позиционной системе счисления.

Известно устройство для умножения, содержащее п рагистров разряда множимого (и — разрядность множимого), п блоков вычисления разрядных значений произведения и no n буферных регистров первой и оторой групп.

Недостаток данного устройства — низ кая достоверность формируемых результатов.

Наибс,iee близким к предлагаемому является уст(.ойстоо для умножения, содержащее и регистров разряда множимого (празрядность множимого), и блоков вычисления разрядных значений произведения, по буферных регистров первой и второй групп и группу из и коммутаторов, причем выход

t ãо регистра разряда множимого (I» 1,..., fl) соединен с первым информационны л входом i-rn коммутатора группы. выход которого соединен с входом множимого i-го блока вычисления ра-рядных значений произведения, вход множителя которого соединен с входом множителя устройства, выход старшего разряда I-ro блока вычисления разрядных знач ний произведения соединен с информационнь1м входом 1-го буферного регистра первой группы, а выход младшего разряда с ttH!I ".рмдционным входом I-Го буферного регис ра второй группы, вход первого слагаемого l-блока вычисления разрядных значений произведения соединен с выходом I-ro буферного регистра перво t группы, oxo,, второго слагэамого I-ro блока вычисления разрядных значений произве-. дения (j = ....., n-1) соединен с выходом (j+1)го буфер.-1ого регистра второй группoi, вход второго слагаемого и-го ролика вычисления разрядных значений произведения соединен с первым входом коррекции устройства, второй вход коррекции которого соединен с вторым информационным входом первого коммутатора группы, второй информационный вход(1 t1)-ro коммутатора группы соединен с выходом старшего разрядэ j-го блокз вычисления разрядных знэ1ений произведения, выход первого буферного регистра второй группы соединен с выvoä Tittçämèx рэзрядов произведения устройства, выход старших разрядов произведения которого соединен с оыходом и буферных регистров о арой группы, синхровход,. буферных рег.1строэ и регистров разряда множимoro о oeptlt tclt t.l vi соединены с tt õoäîtë ct;tlxpo низэц11!1 ycтро11ст Вэ, yttрэол ю1ций ВхОЯ кОТорого ссад1liiitlt с у i lie в tpt tolgttMtt оходэлlи

ll коммутаторов группы.

Н достаток 1зоастного устройстоа— низкая досто11ерносiь формируел1ых о устройст .е результатов, Цель изобрагения — павыш ние достовер.1ости формируемых в устройстве результатовв, Поставленная цель достигается тем, что устройстоо для умнож ния, содержащее и реги тров разряда множи,-1аго (и — разрядность множил1ого). п блоков вычисления разрядных значений произведения. по и буферных регистров переой и второй групп и и коммутаторов первой группы, причем выход i-го регистра разряда множимого {i1,..., n) соединен с входом множил1ого I-го блока вычисления разрядных значений произведения, вход множителя которого соединен с входом множителя устройства, выход старшего разряда 1t-го блока вычисления рэзряднь1х значений произведения соединен с информационным входом I ãî буферного регистра первой группы, а выход младшего разряда — с информационным входом i-го буферного регистра второй группы, синхровходы 6ytpep»t. х р гистров и регистров разряда множимого обьединены и соединены с входом синхронизации устройстоэ, управляющни вход которого соединен с управляющими входами и комл1утаторов первой группы, дополнительно со,",еpжит по и буферных реги "тров Tретьей груnnbt, и буферных регистров чет ертой группы, втору1о и третью группы кол11лутаторов по и коммутаторов каждая. и блоков сравнения и коммутатор, первый информацион> ый вход

l-lo коммутатора первой группы сс;;;.нен соответственно с входом i-го разряда множивалого устройства. а выход — соответственно с информационным вход м I-ro регистра разряда:1ножимого, второй информационный вход /-го коммутатора первой группы (j

= 1, ..., и - 1) соединен соответственно с выходом (j+1)-го регистра paэряд м11ожимого, второй информэц.tot< гый вход и-го к >м.1утатора первой группы с.,адинен с выходом парэoro регистра разр дэ множимого, третий информ-.öèëííûé вход (j+1)-го коммутатора перый группы ссед.1 1ен состОЕтСтОЕННО С ВЫХОДОМ j-ГО Р 1ГtterP:1 РаЗР.-.Да множимого, третий инфор лэционный вход первого коммутатора парной rpynttt1:оединеч с оы:<одом и-го регистра разряда множимсго. Выход (ji1)-t0 буферного регистра третьей группы саади11ен соотв"тстоенно с входа;.. nepnoro слэгэамог (, 1)-го блока вычисления ; зряднь1х зна:ений произведе111я, перов;:, и1tôopìàöt;ot ны;л Входам j-.

170582 l

10

20

30

55 коррекции которого связан с вторым информационным входом коммутатора 11 и перBblM ин форм эцио нны л входом и-го коммутатора 9 третьей группы. Выход 1-го буферного ре истра 5 второй группы со .синен соответственно с оторым информационным входом I-ro коммутатора 9 третьей группы vi четвертым входом I-I o блока сравнения. Выходы 1-х коммутаторов 8 и 9 второй и третьей групп подключены к информационным оходам i-x буферных регистров 6 и 7 третьей и четвертой групп.

Выход коммутатора 11 соединен с входом второго слагаемого и-го блока вычислени> разрядных значений произведения. Выходы блоков 10 сравнения связаны с выходом

18 признака ошибки устройства, вход 15 синхронизации которого соединен с синхровходами буферных регистров с первой по четвертую групп. э управляющий вход 16— с упраоляющими входами коммутатора 11 и коммутаторов с первой по третью групп.

Регистры 1 предназначе:, для хранения соответствующей Ь-ичной цифры множимого (Ь вЂ” основание системы счисления, е которой ".ðåäñòàâëåíû сомножители, Ь к2). В частности, в каждом регистре 1 может храниться соответствующая деоично-кодированная I-ичная цифра множимого (l= 1, 2, 3....,), т.е. I соответствующих двоичных цифр множимого, а в и регистрах 1-nl двоичных цифр мн..жимого. Регистры 1 могут быть построены на двухтактных синхронных Dтриггерах. Запись информации в них производится по син";>оимпульсу на входа 15 устройства.

С помощью коммутатороо 2 первой группы осуществляется прием и-разрядного множимого в регистры 1 с входа 12 ус;ройства (на управляющий вход 16 подается код "0"), ". также однотактный циклический сдвиг вп„.аоо нэ одну b-ичную ци ;. у (на один Ь-ичный разряд) множи .ого, хранимого в регистрах 1 (на управляющий вход 16 подается код "01"), и однотактный циклический сдвиг влево на одну Ь-ичную цифру информации, хранимой в регистрах 1 (на управляющий вход 16 подается код "10").

Каждый коммутатор 2 может быть построен на мультиплексорах "3-1" 21 (ф-1г,3).

Каждый блок 3 вычисления разрядных значений произведения является комбинационной схемой. реализующей функцию

F Х Y+A+8, где Х. Y — Ь-и.ные цифры сомножителей блока 3;

А,  — Ь-ичные цифры сгагаемых блока 3.

На выходах Оло<э 3 {построенного по известной схеме) формируется дее b-ичные цифр ы резул ь тат а.

Буферные регистры 4 и 5 предназначены для временного хранения старших и младших b-ичных цифр результатон, соответственно сфорглирсоэнных на выходах старшего и младшего раэрчдов соответственно блоков 3. Эти регис гры могут быть построены на доухтэктных синхронных 0три. герэх, запись информации в которые производится по синхроимпульсу на входе

15 устройства.

Ьуферные регистры 6 и 7 используются для временного хранения информации, записанной ранее в буферные регистры 4 и 5, и могут быть построены на деухтактных синхронных О-триггерах.

С помощью коммутаторов 8, построенных на элементах 2И-"ИЛИ 22, (фиг.4) при наличии кода "10" на управляющем входе 6 устройства осуществляется передача информации с буферных регистров 4 е буферные регистры б, а при наличии кода "01"— однотактный циклический сдвиг вправо нэ одну Ь-ичную цифру информации, хранимой в буферных регистрах б.

С помощью коммутаторов 9. также построенных на элементах 2И-2ИЛИ 22 (фиг.4) при наличии кода "10" на управляющем входе 16 устройств осуо естоляется передача информации с бу,:ерных регистров 5 в буферные регистры 7, а при наличии кода "01" — однотактный сдвиг вправо на одну Ь-ичную цифру информации, хранимой в буферных регистрах 7. При этом в освобождающийся при сдвиге rl-й буферный регистр 7 записывается информация, присутствующая на входе 14 коррекции устройства.

Каждый блок 10 сравнения пооазрядно сравнивает информацию, хранимую с паре буфернь|х регистров 4 и 5. с информацией, находящейся в паре соответствующих буферных регистров 6 и 7. В случае несовпадения значений информации е этих парах буферных регистров на еblxîäå блока 10 вырабатывается сигнал ошибки. который далее поступает на выход 18 устройг,.оа. Блок

10 может быть построен на элементах 19

r:åðàDHoçíà Hîñòè и элементе ИЛИ 20 (фиг,2).

С помощью ком.лутатора 11 на вход второго слагаемого и-го блока 3 вычисления разрядных значений произведения под-.ется значение информации с входа 14 коррекции устройства, если на его упраел ющем е оде 16 присутствует код 01", и значение информ".öèè, хранимой в первом регистре 7 четвертой группы, если нэ управляющем входа 16 ус ройстоа присутсгнуег код "10".

Коммутатор 11 гзкже может быть построен иа элемента; 2И-2ИЛИ 22 (фиг.4).

1705821

5

20

55

Устр>1ст,,nf ум> ох:;и я рзбогзет следую> .> ":>1 ОГ1;зз > . > л.

Пусть и О».;;";., и мно::.I»тель — г«разряд>. II b-> II1>!e -,исл= (t о, пз it!1; истемы счисления, Ь>2). В исход 1о>1 состоянии на упрз;лs >ощ;;й зход 16 устройства подается vод "б .", с рзэр > lel>11я которого на информ. ционные ьход,l регистров 1 разряда множимого с входз 12 ус rpovcTBB г>оступзет и-разрядное мно: имос, а на информационные сходы буферных регистров б и 7 — нулевой код, TBv. как коммутаторы 8 и 9 при управляющем коде "0" на входе 16 не пропускают че", з себя информацию со своих

ИНФОР;ЛЗЦИОННЫХ ВХОДОВ. С ПРИХОДО.Л ПЕРвого импульса на вход 15 синхронизации устройства в регистры 1 загружается п-разрядное множимое в один регистр 1 загрух<зется одна b-ичная цифра множимого), в буфернь>е регистры 4, 5 с выходсв старшего и >лладшего разрядов блока 3 записывается некоторая прои":вольная информация, а в буферные регистры 6 и 7 — нули. На этом подготовительный этап заканчивается и начинается собственно умножение, которое выполняется в течение 2п идентичных циклов, каждый из которых состоит из рабочего такта и контрольного. Устройство в течение одного r-го цикла {r=1,..., 2n) работают следующим образом.

Во время рабочего такта г-го цикла на входе 16 устройства постоянно присутству ет управляющий код "01", настраивающий коммутаторы 2 на однотактный циклический сдвиг множимого в регистрах 1 вправо на одну Ь-ичную цифру. коммутаторы 8 — на однотактный циклический сдвиг информации в буферных регистрах 6 впрэво на одну

b-ичную цифру, коммутатора 9 — на однотактный сдвиг информации в буферных регистрах 7 вправо на одну Ь-ичную цифру с записью в высвобождающийся п-регистр 7

Ь-ичной цифры с входа 14 устройства и коммутатор 11 — на передачу Ь-ичной цифры с входа 14 устройства. Во время рабочего такта осуществляется также умножение с помощью блоков 3 несдвинутого л-разрядного множимого, храни; Ого в регистрах 1, >fà со ответствующую b-ичную цифру множителя, присутствующую на входе 13 устройства и прибавление к получившемуся в двухрядном кодЕ <аСти на 1у прОиэввдЕниЮ чЕрЕ входы первого и второго слзгземых блокоь

3 рэбоч и суммы частичных г рпизведений, сфор>1>1ровзнно>1 в предыдущем (r-1)-м цикле и хранимой в двухрядном коде в буферных регистрзх 6 и 7. После завершения переходного процесса в блоках 3 на вход 15 устройства подается мпул>с, р зрешзющий зались инфоомзции в регистры 1,4-7, присутству>ОО -", на их инф<;;.I.1,!I! Itr>нных входа: . Pr р.тате этого г> perl!OTpl 1 записывается сд:з.<1VToe циклически вправо нз Одну Ь илную цифру м>>o. ò .n . oe, e )> >I p н>ле регистры 4 и 5 — в двухрядном коде рабочая сумма частичных про>1ззеде«ий1 r-го цикла, fI буферные регистры 6 и 7 — сдвинутая циклически вправо на одну Ь-ичную цифру в двухрядном коде сумма частичных произведений предыдущего (г-1)-гп>,икла, в и-й регистр 7 — b-ичная цифра с входа 14 устройства, На этом рабочий так I г-го цикла заканчивается и начинается его контрольный такт, Во время контрольного такта нз входе

16 устройства постоянно присутствует управляющий код "10", настраивзющий KQMмутаторы 2 на однотактный цикл ческий сдвиг информации в регистрах 1 в ево на одну Ь-ичную цифру, коммутз>тор>1 и 9 — на прием инфoр>лации в буферные регистры 6 и 7 с выходов буферных регистров 4 и 5 соответственно, коммутатор 11 — на передачу содержимого первого буферного ре>истра 7 на вход второго слагзе го и-го блока

3. В блоках 3 осуществляется умноже«ие сдвинутого циклического вправо íà од«у bичную цифру множимого на ту же Ь-1чную цифру > нох<итечя, что и в рзЬОчем такте рассматриваемого цикла, и прибавление к получившемуся в двухрядном коде частичному произведению через входы nepcnro u второго слагаемых блоков 3 рабочей суммы частичных произведений (г-1)-ro ци>ла, сдвинутой цикли ески вправо нз одну b-vuную цифру и хранимой в двухрядном >:оде в буферных регистрах 6 и 7. В результате этого при исправном устройств" на выхсдах первого блока 3 в контрольном такте Формируется тот же результат, что и нз выходах второго блока 3 в рабочем такте, на вь ходах второго блока 3 в контрольно>л такте; ормируется тот же результат, что и на выходах третьего блока 3 в рабочем такте и г.д., на выходах и-го блока 3 в контрольном тактеформируется тот же результат, что и на выходах первого блока 3 в рабочем такте. После завершения переходного процесса в блоках 3 на вход 15 устройства подается импульс, разрешающий заг;ись информации в регистры 1,4 — 7, присутству>ощей на их

>1>>фор> ац>1онных входах. В ргзульTëf этоfo в регистры 1 записывается сд>тинутое циклически вправо на одну b-ичную ци, py сдв>1н;тое, чо этого циклически влево нз одну b-f. Iíóþ цифру множимое, т.е. первонзчальное несдвинутое множимое, в буферные регистры 4 и 5 — в двухрядном коде кончрольнзя сумма >асти»»,lx произ..дени>1 г-Го ц>,кла, в буферные регистры 6

1705821

12 и 7 — о двухрядно>л коде рэбсч»л сумма частичных произосдений г-го цикла, Нэ оход 13 устройства поступает очередная b-ичная цифра множителя. Контрольная сумма чг:тичных произведений r-ro цикл» сдоиду o o циклически вправо нэ одну b-ичную цифру относительно рабочей суммы частичных произведений этого цикла. На этом контрольный такт г-го цикла и сэм r-й цикл заканчиваются и начинается выполнение (г+1)-ro цикла.

В рабо <ем такте (r+1)-го цикла одновременно с описанными выше действиями в блоках 10 производится поразрядное сравнение значений рабочей и контрольной сумм част:-.чных произведений г-гс цикла, В результате этого на выходе 18 устройства вырабать<эается или не оь«абатывэется си-нал ошибки. Так как равнсвессвые b-ичные цифры рабочей и контрольной сумм частичных произведений формируются в. устройстве на разной аппаратуре (в частности, на разных блоках 3 вычисления разрядных значений произведения), то предлагаемое устройство имеет высокую достссерность формируемых результатов для ш1",рокого класса неисправностей.

Вход 14 устройства может быть использован либо для введения коррекции по знакам множимого и, множителя в случае умнов<ения чисел в дополнительно>л коде, либо дл: подсуммирования о процессе умноже; ия к старшей части произведения некоторого слагэел<ого: на вход 13 устройства в течение и пер..lx циклов собственно умножения подается множитель (по одной Ьичной цифре за цикл), в течение >ке

ПОСЛЕДНИХ Il ЦИКЛОВ НЭ ЭтОт ВХОД ПОСтУПаЮт нули; вывод произведения в устройстве осуществляет. я через его выход 17 по одной

Ь-ичной;,ифре ээ цикл.

Технико-экономическое преи;лу«цесTBO предлагаемого устройства s c,ðàýíåHLILI с устройс) оом-прототипом состоит в значительно более высокой достоверности формируемых резу<«ьтэтов для широкого класса неисправностей.

Форм; лэ изобретения /стройстоо для умножения, содержащее и регистров разряда множ;moro (r«-разрядность мнох<имсгс), и блсхсо оычислсния раэр-дных значений произоедения, по и оуферных регистров первой и о«срсй гругп и и ком;<утаторов первой группь«, приче«л выход i-го регистра разряда «но>кимогс («=.1„

П) СССДИК Н С ОХОДОМ l.lHC; ". .Л« . «О «-< f) Gf«f)V» оь«числения рэз«)лднь«х з««э .,«.<й ««роизоеде<:ия, вход «л««слителя ко<О сгс сс..;, .;.;О««с охсдол! мно :и<воя у< трсисi!«), еы Од с«»ошего рзэряг<э 1-I «) блс а ьь чис,,oнил рээрядH L< x э и 11 ч с r «и 11 и р О 1 3 «1 « . д и««1 «я с О е д н с н «. 11 < «фсрл<эцис1«н ыл1 входслл l-ГО 1>уфс<«)<««ГО ре« LIстра первой группы. а выход l<ë",дшего разряда — с информационным входом I-I o буферного рсгистрэ о горой груп; ь«. синхрооходы буферных рог««стр:-.о 11 регистроо рэзочдэ множил«ого Обьед«1: с;«ы Ll сс дпнены с ьхсдсм си«<хронизац1,1! f iтрс <стоа, уп рэвляющий вход которого соединен с управляющими входэл<11 и кс,-:мутаторов первой группы, отли э,о«десся тем. что, с целью повышения достооер1 Ост«форми15 жимого устроиства, а выход - соответствен25

55 но с информационным входом I-го регистра разряда множимого, второй информационный вход j-ro коммутатора первой группы (j=1,..., и-1) соединен соответственно с выходол< (j+1)-го регистра разряда множимого. второй информационный вход и-го ко лмутатора первой группы — с выходом первого регистра рэзр«<дэ множиr cro, третий информационный вход (j+1)-го коммутатора первой группы — с выходсм J-го регистра разряда множимого, третий информационный вход первого коммутатора пераой группы — с выходом и-го регистра разряда множимого, выход (1+ i)-fo буферного регистра третьей группы соединен с входом первого слагаемого (j+1)-го блока вычисления разрядных значений произведения. первым информационным входом j-го комму атора второй группы и первым входом j-го блока сравнения, выход первого буферного регис-ра третьей группы соединен с входом первого слагаемого первого блока вычисления разрядных значений произведения. первым

ИНфОРМаЦИОННЫМ ВХОДОМ и-гО КСММУтатОРЭ второй группы и пероь<л< входом и-ro блока сравнения, выход i-го буферно«о регистра первой группы соединен соответственно с вторым информационным ехсдо,л i-ro ко«лмутаторэ втОрОй группы и Gfopi«M охоцом i-ro блока сравнения, выход (j+1)ro буферного регистра чет.:ергой fpy пы соединеl< соотоетсто нHo с охоосм оToрого слагаемого j-ro блока оы".:;ления разрядных значений про«лэведения. первы "л иf<": рма «i"!GHi«L«f l схсдо<л j Го кол«л«утэ тора трет<:ей группы и гретьим о.",одом J ãî бло;.э ".р;:оненил, r« ".д и,„".Ого бу««ерного рог,,;:гра стос,",тси 1руппы . )еqðr< H «; nepBl;lh1 L«II РОР« .а,::«)««НЬ«л< f.: ., ..лУf» ГОРа, 5

2" соответственно с оходол< I lo разряда MHO третьим входом п-го блока срзвн< ния и еь.ходом результата устройс1вз, Oxод коррекЦИИ КатОРОГО СОЕДИНЕН С ВТОРЫМ информации. ным входом коммутз рр3 l1 первым информэционным входом и-го коммутатор; третьей группы, выход i-го буферного регистрз второй группы соединен соответственно с вторым информационным входом 1-го коммутатора третьей группы и четвертым входом 1-го блока сравнения, выходы 1Î

1-х коммутаторов второй и трстьей групп соединены соответственно с информационны "л

Г

1 входами I-x буферных регистр ;в тре ьей и четвертой групп. выход коммутатора соединен с входом второго слагаемого и ГО блока вычисления разрядных значений произведения. выходы блоков сравнения coe;i««ены с выходом признака ошибки устройства, вход синхронизации которого соединен с синхровходами буферных регистров третьеи и четвертой групп, а упрзвляюгций в> Од — с управляющими входами коммута тора и коммутаторов второй и третьей групп.

Фиг.2

17С5 321

Составитель H,ÌéäHáëÎÂý

Редактор A.Mýêîâñêàÿ Техред M,Уоргонгап Корректор ТМзлец

За.газ 194 Ти ра к ;.:,пи-.ное

ВНИЛПИ Госудэрственнг rn кочитета ло ичо5ретен .:. м и аткрнтиям при ГКНТ СССР

f рои. водстзенно-илдато.".ьсхий,.о ибинат "П:.T,..-tò", г, Y:,,ãîðîä, "л,Г-" гарина, 101