Преобразователь логарифмического кода в двоичный код

 

Изобретение относится к вычислительной технике и может быть использовано при построении универсальных и специализированных цифровых вычислительных машин . Целью изобретения является упрощение устройства и повышение его стродействия. Цель достигается тем, что в устройство, содержащее постоянное запоминакщее устройство 6, умножитель 8, сумматор 7, сдвйгатель 9, группу элементов И 11, вводятся группа элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 10 и элемент НЕ 12. В результате устройство упрощается и быстродействие его повышается. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ;

РЕСПУБЛИК

I (l9) (!!) (я)ю G 06 F 7/-556

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛ ЬСТВУ

»»

3

1 (21) 4232976./24, (22) 16.01.90 (46) 29 02.92. Бал. М 8(71) Таганрогский радиотехнический инсти тут им. В.Д. Калмйкава (72) В.Е..Золотовский и P.Â.Коробков (53) 681.325 (088.8) (56) Авторское свидетельство СССР

Ь 1024И1, кл. 6 06 F 7/544, 1981, Авторское свидетельство СССР

N 631924, кл. 6 06 F: 15 20, 1976. ° (54) ПРЕОБРАЗОВАТЕЛЬ ЛОГАРИФМИЧЕ-.

СКОГО КОДА В,ДВОИЧНЫЙ КОД

» (57) Изобретение. относи ся к вычислитель-. ной технике и может быть использовано при построении универсальных и специализированных цифровых вычислительных машин. Целью .изобретения является упрощение устройства:и повышение его быстродействия. Цел.ь достигается. щм. что в устройство. содержащее постоянное запоминающее устройство 6, умножитель 8, сумматор 7, сдвигатель 9, группу элементов И

11, вводятся группа элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 10.и элемент HE 12» В результате устройство упрощается и быстродействие era повышается. 1 ил.

1716506

40

Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных машинах при обработке радиолокационных сигналов, для решения задач распознавания и т.д.

Известны устройства для потенцирования. Потенцирование может производиться в последовательных кодах (см.. например, авт. св. l4 538366)

Такое устройство содержит три регистра, два сумматора-вычитателя, блок определения знака, блок анализа сходимости, блок сброса, блок повторения итераций, устройство управления, элементы И.

Недостатком такого устройства является малое быстродействие и большой расход оборудования.

Более быстродействующим является устройство по авт, св. N 662937. Это устройство содержит три регистра, два сумматора, .сдвигатель, два коммутатора, триггер, шифратор, элементы И, ИЛИ.

Недостатком этого устройства является малое быстродействие и большой расход оборудования..

Еще большим быстродействием обладает матричное устройство для потенциро вания (см. авт. ca, hh 1024911), Такое устройство содержит и сумматоров-вычитателей и и матриц.элементов И, Недостатком этого устройства является большой расход оборудования.

Наиболее близким по технической сущности к заявляемому устройству является устройство по авт. св. М 631924. Это устройство содержит постоянное запоминающее устройство (ПЗУ), оперативную память (ОП), умножитель; регистр, блок маскирования, блок выделения младшей зоны, блок определения нулевых значений аргумента, блок управления, причем вход устройства через регистр и блок масштабирования соединен с входами блока выделения младшей зоны, ПЗУ и блока определения нулевых значений аргумента, блок управления, причем вход устройства через регистр и блок масштабирования соединен с входами блока выделения младшей зоны, ПЗУ и блока определения нулевых значений аргумента, выходы последне о соединены с входами. блока управления, выходы ПЗУ и блока выделения младшей зоны соединены с входами ОП, входы-выходы умножителя соединены с входами-выходами ОП и блока управления, выход ОП является выходом устройства.

Недостатком этого устройства является большой расход оборудования., Целью изобретения является упрощение устройства и повышение его быстродействия.

Цель достигается тем, что в устройство, содержащее постоянное запоминающее устройство, умножитель, сумматор, сдвигатель, группу элементов И, введены группа элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и элемент НЕ, причем первая группа входов устройства соединена с входами ПЗУ, вторая группа входов устройства соединена с первой группой входов умножителя, третья группа входов устройства соединена с первой группой входов сдвигателя, четвертый вход устройства соединен с первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и первым входом устройства, пятый вход устройства через элемент НЕ соединен с первыми входами элементов И, первая группа выходов ПЗУ соединена с первыми входами сумматора,.вторая группа выходов.

ПЗУ соединена с вторыми входами умножигеля, выходы умножителя соединены с вторыми входами сумматора, выходы сумматора через сдвигатель и элементы ИСКЛЮЧАЮЩЕЕ ИЛИ соединены с вторыми входами элементов И, выходы последних являются второй группой выходов устройства.

Предлагаемое устройство по сравнению с прототипом имеет отличительные существенные признаки — решение отвечает критерию "новизна", а по сравнению с аналогами отвечает критерию "существенные отличия". Предлагаемое устройство позволяет существенно экономичнее реализовать преобразование логарифмического кода в двоичный. Быстродействие устройства при этом не уменьшается, значит, достигается положительный эффект.

Схема. устройства приведена на чертеже, где показаны входы 1- устройства, ПЗУ

6, сумматор 7, умножитель 8, сдвигатель 9, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 10, элементы И 11, элемент НЕ 12, выходы 13, 14 устройства.

Логарифмический код некоторого числа имеет следующий формат: sign, z, К1, К2, где в однобитовом поле slgn записывается знак числа а; в однобитовом поле г записывается код

1, если а=0; .

a n-разрядном поле К2 записывается дробная часть loge)a ) в обратном коде; в поле К1, имеющем 1о92п,> разрядов, записывается целая часть toga lal .

При такой структуре кода число а 1 B.I < 1 записывается как и в обычном двоичном коде с точностью 2", При

n=15 имеем К1=4, К2=.15 и логический код

1716506 содержит 21 разряд. Знак logs lal всегда отрицателен и поэтому не записывается.

На входы 1, 2 поступают разряды z u з!цп логарифмического кода соответственно. На входы 3 поступают разряды К1, Hà 5 входы 4 поступают старшие разряды поля

К2 (К2ст) и на входы 5 — младшие К2мл;

Старшие. разряды К2 с входов 4 поступают на адресные входы ПЗУ 6. С первой группы выходов ПЗУ 6 считывается значение 10

-кгст

2,- которое проходит на первые входы сумматора 7. С,второй группы выходов ПЗУ

6 считывается производная (2 ) при К К2ст; которая поступает на входы умножителя 8.

На вторые входы умножителя 8 с входое 5 15 поступает К2мл. Выходы умножителя соединяются с второй группой входов сумматора

7. Выходы сумматора 7 через сдвигатель 9 и : элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 10 соединяются с входами группы элементов И 11. 20

По вторым входам элементы И 11 управляются инверсией сигнала z, формируемой.в элементе.HE 12. С выходов 13 считываются значащие разряды обратного кода числа а, с выхода 14 — его знак, 25

Рассмотрим работу устройства.

Двоичный код модуля числа а равен ! а! =2 1.к2=2 к1 2о.к2=2-к1(2-î, K2cx+

+(2 ) (-О, К2мл)) С первых выходов ПЗУ 6 считывается начвия 2 о к2", с вто ьи — (2 к)1. B yMsoжителе 8 формируется произвеление (2 "), 35 (-О,К2мл), Значения 2 о к "и (2 ) (-О, К2мл) поступают на входы сумматора 7, Умножение полученной суммы на 2 производится в сдвигателе 9. Так как К1 — целое число, то умножение на 2 равносильно арифмети- 40 ческойу сдвигу на К1 разрядов в сторону младших разрядов. В элементах ИСКЛЮЧАЮЩЕЕ ИЛИ 10 формируется обратный код числа а. Если а ФО(=0), сформирован-. ные значащие разряды обратного кода чис- 45 ла а проходят на выход 13, Если z- -1, на выходах 13 код О, Преобразователи лога. рифмического кода в двоичный в настоящее время промышленностью не выпускаются, поэтому за базовый объект возьмем прото-. 50 тип.

Сравним базовый объект и предлагаемое устройство по быстродействию. В базовом обьакте аргумент х записывается:-в регистр. Аргумент делится на младшую и 55 старшую части. Определяется число нулевых значений аргумента и по ним — число необходимых итераций. В худшем случав (при х, близком к единице) потребуется вы- полнить восемь операций умножения. В предлагаемом устройстве понадобится только одна операция умножения. Следовательно, быстродействие предлагаемого устройства примерно в 4 раза выше, чем у базового объекта.

Сравним базовый объект и предлагаемое устройство по расходу оборудования, И базовый объект и предлагаемое устройство содержит ПЗУ и умножитель. Так как базовый объект позволяет работать лишь с

0 I Х < 1, то для обеспечения преобразования логарифмического кода в него необходимо ввести сдвигатель. Базовый объект позволяет формировать только положительные числа, для формирования обратного кода числа а 0 в него необходимо ввести элементы И С КЛ Ю ЧАЮ Щ Е E ИЛ И и

И, Поскольку сумматор 7,в предлагаемом устройстве требует существенно меньшего расхода оборудования, чем регистр в базо-. вом объекте, блок маскирования, блок определения нулевых значений аргумента, блок выделения младшей зоны, блок управления, оперативная память базового объекта, то предлагаемое устройство окажется существенно экономичнее базового объекта.

Формула изобретения

Преобразователь логарифмического кода в двоичный код, содержащий блок памяти, умножитель, сумматор; сдвигатель и группу элементов И, о тл и ч а ю щи и с я тем, что, с целью упрощения устройства и повышения быстродействия, он содержит группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и элемент НЕ, причем вход старших разрядов дробной части аргумента преобразователя соединен с адресным входом блока памяти, первь|й и второй выходы которого соединены соответственно с входом первого слагаемого сумматора и входом первого сомножителя умножителя, вход второго сомножителя которого соединен с входом младших разрядов дробной части аргумента, вход целой части аргумента которого соединен с управляющим входом сдвигателя, информационный вход которого соединен с выходом сумматора, вход второго слагаемого которого соединен с выходом умножителя, разрядные выходы сдвигателя соединены с первыми входами соответствующих элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы, вторые входы и выходы которых соединены соответственно с входом знака числа устройства и первыми входами соответствующих элементов И группы, вторые входы которых через элемент НЕ соединены с входом признака нулевого аргумента уст1716506

Составитель В.Золотовский

Редактор Т Лошкарева Техред М.Моргентал Корректор Л. Бескид

Заказ 613 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-36, Раувскаа на6„4/5

Производственно-издательский комбинат "Патент", г. Ужгород. ул.Гагарина, 101 ройства, выходы элементов И группы соединены с выходом кода. результата устройства, выход знака которого соединен с входом знака числа устройства.