Устройство для потенцирования

 

Изобретение относится к вычислительной технике и может найти применение в специализированных вычислительных устройствах , используемых в системах автоматического управления. Цель: повышение точности. Сущность: создание устройства для потенцирования с использованием итерационного метода вычисления посредством организации структуры с отрицательной обратной связью для выработки компенсирующих воздействий при получении дробно-рационального аппроксимирующего выражения и с повышением, благодаря этому, точности. 1 з.п.ф-лы, 6 ил. (Л С

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)5 G 06 F 7/556

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4881976/24 (22) 11.11.90 (46) 15.05,93. Бюл. Гв 18 (71) Ленинградский электротехнический институт им.В.И.Ульянова (Ленина) (72) А,В.Петров, Башаръяр Азизулла (AF) и

Н.М.Сафьянников (56) Авторское свидетельство СССР

М 304574, кл. G 06 F 5/00, 1969.

Авторское свидетельство СССР

ЬЬ 1020819, кл. G 06 F 7/556, 1982.

Авторское свидетельство СССР

М 633017, кл. G 06 F 7/38, 1976, (54) УСТРОЙСТВО ДЛЯ ПОТЕНЦИРОВАНИЯ

Изобретение относится к вычислительной технике и может найти применение в специализированных вычислительных устройствах, используемых в системах автоматического управления.

Целью изобретения является повышение точности, Предлагаемое устройство (см.фиг. 1) содержит умножитель 1, регистр 2, выход характеристики которого подключен к первому входу счетчика 3, инверсные выходы которого соединены со входами элемента И 4, выход которого подключен к единичному входу триггера 5, выход которого соединен с первым входом дешифратора

6 окончания процесса вычисления, второй вход которого соединен с выходом генератора 7 импульсов, а первый выход — соединен со входом вычитания счетчика 3 и входом сдвига регистра 8, выход которого является выходом 9 устройства, выход це Ж, 1815635 Al (57) Изобретение относится к вычислительной технике и может найти применение в специализированных вычислительных устройствах, используемых в системах автоматического управления. Цель; повышение точности. Сущность: создание устройства для потенцирования с использованием итерационного метода вычисления посредством организации структуры с отрицательной обратной связью для выработки компенсирующих воздействий при получении дробно-рационального аппроксимирующего выражения и с повышением, благодаря этому, точности, 1 з.п.ф-лы, 6 ил. и почки последовательно соединенных элементов 10 задержки соединен с входом первого слагаемого сумматора 11. Устройство

Ъ также содержит умножители 12, 13. вычита- Л теля 14, 15, сумматоры 16, 17, причем инфор- О мационный вход регистра 2 соединен с (h) входом 18 аргумента устройства, выход вы- (Л читателя 15 через цепочку последовательно

Еоедииеииых 3/IBMBIITQB 10 задержки подключен к третьему входу дешифратора 6

1 окончания процесса вычисления, четвертый и пятый входы которого соединены соответственно с выходом элемента И 4 и входом 19 запуска устройства, который подключен к входу сброса триггера 5 и входу записи регистра 2. выход мантиссы которого соединен с входами первых сомножителей умножителей 12, 13, входы вторых сомножителей которых подключены соответственно к входу 20 первой константы устройства и выходу сумматора 16, вход второй 21, 1815635 третьей 22 и четвертой 23 констант устройства соединены соответственно с входом уменьшаемого вычитателя 14, входом первого слагаемого сумматора 16 и входом перного сомножителя умножителя 1, вход второго сомножителя и выход которого подключены соответственно к выходу умножителя 13 и входу уменьшаемого вычитателя

15, вход вычитаемого которого обьединен с входом второго слагаемого сумматора 16, входом первого слагаемого сумматора 17 и подключен к выходу сумматора 11, второй вход которого соединен с выходом генератора 7 импульсов, второй выход дешифратора 6 окончания процесса вычисления соединен с входами записи счетчика 3 и регистра 8, информационный вход которого подключен к выходу сумматора 17, вход второго слагаемого которого соединен с выходом вычитателя 14, вход вычитаемого которого подключен к выходу умножителя

12.

Дешифратор 6 окончания процесса вычисления (фиг.2) содержит элемент ИЛИНЕ 24, два элемента ИЛИ 25, 26, триггер 27 и элемент И 28, причем первый вход элемента ИЛИ вЂ” НЕ 24 является первым входом V> дешифратора 6, а второй вход — соединен с первым инверсным входом элемента И 28, выходом элемента ИЛИ 25 и является вторым выходом WR дешифратора 6, первый выход С которого подключен к выходу элемента И 28, второй прямой вход которого соединен с входом синхронизации триггера

27 и является вторым входом Vz дешифратора 6, третий Чз, четвертый Vq» пятый Vg входы которого подключены соответственно к входам элемента ИЛИ 26, третьему инверсному входу элемента И 28 и первому входу элемента ИЛИ 25, второй вход которого соединен с выходом элемента ИЛИ 26, выход элемента ИЛИ-HE 24 соединен с информационным входом триггера 27, выход которого подключен к четвертому прямому входу элемента И 28.

Устройство работает следующим образом

На вход 18 поступает код аргумента Х, на вход 19 — си — íàë запуска ST, а на остальных входах присутствуют коды N г И чисел

0.4958035, 1.000034,5.772847,0.2057871соответственно. Синхронизация поступления сигналов запуска ST c сигналами генератора 7 тактовых импульсов показана на фиг.3 и обеспечивается внешними цепями синхронизации. Длительность сигналов генератора 7 должна быть не менее времени задержки записи в накапливающем сумма55 например, на базе матричных БИС 1802ВР4 или 1802ВР5, снимается старшая половина разрядов результата умножения.

Таким образом, в результате первой итерации с выхода вычитателя 15 через цепочку последовательно соединенных элеторе 11, а период их следования — не менее суммарной задержки блоков 11, 16, 13, 1, 15, 10.

Пусть в момент запуска устройства на выходе накапливающего сумматора 11 присутствует код числа So = М. Поступает сигнал запуска $Т, длительность которого не менее суммарного времени задержки регистра 2, счетчика 3, триггера 5 и дешифратора 6 окончания процесса вычисления по пятому входу Vs. Передним фронтом этого сигнала производится запись в регистр 2 кода аргумента Х,. инициируется сброс триггера 5 и при нулевом состоянии выходных сигналов цепочки последовательно соединенных элементов 10 задержки устанавливается сигнал WR на выходе дешифратора 6 в единичное состояние. Сигнал записи пере20 пишет разряды целой части аргумента Х с выхода регистра 2 в счетчик 3 и запишет в регистр 8, код с выхода сумматора 17. При других состояниях выходных сигналов цепочки последовательно соединенных эле25 ментов 10 задержки на выходе WR дешифратора 6 будет присутствовать уровеньлогической единицы. В результате этого счетчик 3 и регистр 8 будут находиться в состоянии записи кодов регистра 2 и сумма30 тора 17 соответственно, что обусловлено статическим управлением записью.

Состояние регистров 2, 8, накапливающего сумматора 11, счетчика 3, элемента И

4, триггера 5, сигналов записи WR и сдвига

С на выходах.дешифратора 6 до момента подачи сигнала запуска ST могут быть не определены, что и иллюстрируется временной диаграммой, приведенной на фиг.5, где изображаемые сигналы показаны как единичным, так и нулевым уровнем.

После запуска устройства на выходе сумматора 1,6 будет и рисутствовать код суммы кода М с выхода сумматора 11 и входного

45 кода йз, т.е. Йз+М. Этот код поступает на первый вход умножителя 13, на второй вход которого подаются разряды дробной части

Z аргумента Х, В результате с выхода умножителя 13 на первый вход умножителя 1

50 передается код произведения (йз+М)Е, где умножается на входной код N4,.ò.е. на выходе умножителя 1 получим код следующего произведения (йз+М)ЕИ4. При этом с выходов умножителей 1, 12, 13, выполненных, 1815635 ментов 10 задержки на первый информационный вход накапливающего сумматора 11 поступит код числа

Л= (чз+ So)N4Z So = (NÇ+ М)Й42 - M=

= йзй42+ MN4Z - M = йзй42+ M(N4Z 1)=

= Мзй42+ MS, где S = N4Z-1.

Цепочка последовательно соединенных элементов 10 задержки служит для задержки выходного кода вычитателя 15 на время, не менее суммарного времени задержки сумматора 17 и регистра 8, что позволяет при получении всех нулей осуществить задержку сброса сигнала эаписи NIR с выхода элемента ИЛИ 25 до окончания формирования кода суммы сумматора 17.

В результате в накапливающем сумматоре 11 с приходом на его второй управляющий вход переднего фронта сигнала генератора 7 установится код числа

S1= о+ Л1=М+Л!

Затем этот код суммируется сумматором 16 с кодом числа и вырабатывается следующий результат йз+ М+Л

Полученная сумма, как и в первом итерационном цикле, умножается на произведение N4Z с помощью умножителей 13 и 1.

Очевидно, на выходе последнего будет сформирован код (N3+ М+ Л1 ) 42

Тогда с выхода вычитателя 15 во втором цикле итерационного процесса в сумматор

11 поступит код приращения

Л2 = (NÇ + S1)N42 S1 = (NÇ + M + Л! )N4Z- (M + Л) ) = ИЗМ42 + MN4Z + Л N4Z — М— Л1 = йзй42+ M(N4Z - 1) + Л1 (N4Z - 1)=

= йзй42+ MS + Л1 S =

= Л1 + Л1 s = Л1 (1 + s).

Код приращения hg будет просуммирован с содержимым сумматора 11 с приходом очередного сигнала генератора 7, т.е. в накапливающем сумматоре 11 получится код числа

S2=-S)+ h2 — - -M4 A) +Л2

Этот код суммируется сумматором 16 с входным кодом числа N3. Тогда на выходе

5 сумматора 16 сформируется код числа N3+

М + Л1 + hg, а на выходах умножителей 13 и 1 соответственно— (N3+ М+ h1+h2 )Z (йз+ М+ Л1 +hg )ZN4

10 „, В процессе выполнения третьей итерации с выхода вычитателя 15 в сумматор 11 поступает код приращения

Лз= (3 + S2)N4Z - S2 = (Йз+ М +

+ Л1 + hg )N4Z (M+ Л1 +Л2 ) = Йзй42+

+ MN4Z+ Л1 N4Z + hg N4Z -M- Л вЂ” hg =

= ЙЗМ42+ M(N4Z 1)+ Л1(й42- 1)+hp

25 (N4Z - 1) = Гч31ч42 + MS + Л S + hp S =Л1+

+ A1S+hqS=h, + >S+ht(1+S)S=

30 =Л (1+s +(1 +s) S) =Л1 (1 +s)2, Код приращения Ьд аналогично предыдущим итерациям будет просуммирован с содержимым сумматора 11 с приходом очередного сигнала генератора 7, т.е. в накапливающем сумматоре 11 получится код числа S3 = S2+ h3 = М + Л1 + Л2 + h3 .

Этот код суммируется сумматором 16 с входным кодом числа N3.

Тогда на выходе сумматора 16 сформируется код числа мз+ м + Л + hz + h3, а на выходе умножителя 1 — (N3 + М

+ Л1 + Ь+ Ъ)и2.

Четвертый цикл итерационного процесса характериэуется приращением сумматора 11 на величину

Л =(N3+S3)N4Z — S3=

= (N3 + M + hi + hg + h3) N4 Z— — (м + Л + hp + h3) = Йз N4 z + MN4 z +

55 + Л1 N4 Z + hg N4 Z + h3 N4 Z— — М вЂ” Л1 — Ла h3 = йз N4 2 + М (N4 Z — .) +

+ Л1 (N42 — 1) + hg (N42 — 1) +

1815635

+ Д! (N4 Z — 1) = Мз N4 2 . + MS + д! S +

+ Ж Я + ДЗ 5 = Д! + Д! S + ha S + л

+ Дз 3 = д! + д! S + h, (1 + S) S +

+ Д1 (1 + S)2 S = Д1 (1 + S + (1 + S) S+

+ (1 + S) S = h,! (1 + S) (1+ S (1+

+S)S) Д (1+S)(q+$)2+Д (1+S)з

Далее процесс продолжается по очередным итерациям.

Все элементы предлагаемого устройства являются хорошо известными. Регистры

2, 8 легко реализуемы на основе приемных регистров любой серии; сумматоры 16, 17 могут быть реализованы, например, на основе микросхемы К155ИМЗ; умножители 1, 12, 13 могут быть выполнены, например, на основе матричных умножителей К1802ВР4 или К1802ВР5. вычитатели 14, 15 могут быть выполнены, например, на основе микросхемы К555ИМ7. накапливающий сумматор 11 может быть выполнен, например, на основе комбинационной схемы и регистра, причем, комбинационная схема здесь представляет собой комбинированную схему сложениявычитания, которая может быть реализована, например, на основе микросхемы сумматора-вычитателя К555ИМ7. а режим его работы определяется в соответствии со знаком кода числа на выходе вычитателя 15.

Таким образом, накапливающий сумматор

11 может суммировать как положительные, так и отрицательные приращения, формируя, при этом абсолютные значения вследствие отбрасывания знакового разряда результата wa его выходе, остальные элементы предложенного устройства широко применяются в вычислительной технике и не требуют особого уточнения.

Естественно, что эти элементы легко реализуемы и в другой конструкторско-технологической среде проектирования, например, на основе базового матричного кристалла или в виде специализированной интегральной схемы.

В основу работы устройства положен принцип потенцирования мантиссы логарифмов по основанию два с помощью дробнорациональной аппроксимации с автоматической компенсацией задаваемых и вырабатываемых в процессе работы данных, приводящей к ус1ановлению мантиссы результата йри равенстве сигналов прямой и обратной связи, благодаря чему появление одиночных сбоев отрабатываются с восстановлением мантиссы результата, в

5 процесс вычисления искомой функции заканчивается сдвигом влево кода результата вычисления мантиссы антилогарифма на количество разрядов, определяемое характеристикой входного аргумента.

10 Итерационный процесс работы устройства выполняется в соответствии с формулой

Sn = Sn-1+ (йз+ Sn-1)N4Z Sn-1 =

= Из+ Зл-1)N4Z где n — номер текущей итерации.

На информационный вход накапливающего сумматора 11 в дальнейшем будут поступать коды приращений д д (1+5)4, 25

Д, = Д! (1 + S);

Д7 = Д! (1 -+- S)б .

n — 1

hn = Д! (1+ 5)

n — 1 и — 1

=Д1(1+N42 — 1) =h,1(N4Z) (2)

Из выражения (2) следует, что при данном значении !ч4 и 0 < Z < 1 имеем сходящийся к нулю ряд приращений сумматора

11 независимо от числа М (код числа M может быть установлен в сумматоре 11, например, в результате сбоя), Тогда при нулевом приращении, т.е.

45 hn = О, выполняется условие равенства Sn>и-1, Следовательно, на выходе накапливающего сумматора 11 сформируется код числа в соответствии с выражением (1)

AS = (ЙЗ+ Sn-1)N4Z = NgN4Z + Sn-1 N4Z.

Отсюда в установившемся режиме, характеризуемом нулевым приращением на

55 входе сумматора 11, т.е. Sn = Sn-1, получим код числа

Sn = N3N4Z + SnN4Z

1815635

Йз Мл2 п 1 81 2

Дальнейшее прохождение сигналов генератора 7 будет только приводит к фиксации в накапливающем сумматоре 1 полученного кода, так как последующие н левые приращения не будут изменять зн чение его кода.

При этом на выходе сумматора 17 обр зуется код числа или (3) N = Nz - N)Z+Sn

Подставляя значение S> в выражение (3), получим

1".3 144 2

1 — N4Z

0.4958035 2 + 2.38351 2 + 4.859558

4,859391 — Z (4) Выражение (4) аппроксимирует функцию 2 „Z 6 (0; 1) с приведенной погрешностью, не превышающей 2.5.10 ;,. Качество дробно-рациональной аппроксимации иллюстрируется графиком абсолютной погрешности, приведенном на фиг.5

Условием окончания итерационного процесса вычисления функции 2 будет равенство кодов чисел, поступающих на суммирующий и вычитающий входы вычитателя

15. Таким образо1л, окончание процесса вычисления мантиссы антилогарифма характеризуется поступлением нулевого кода с выхода вычитателя 15 на информационный вход сумматора 11 и на вход Чз дешифратора 6 окончания процесса вычисления. Накапливающий сумматор 11 не изменяет своего содержимого, а дешифратор 6 снимает сигнал записи WR, т.е. формирует его нулевой уровень, в результате чего блокируется запись в регистр 8 и счетчик 3 (см.временную диаграмму фиг.4). При этом блок задержки 10 дает воэможность, чтобы окончательный результат N, формируемый на выходе сумматора 17 был установлен в ре55

Ng NgN4Z М1N4Z +газ й42

1 — Мл2 или при заданных значениях

1 5

У а10

50 гистре 8 раньше момента сброса сигнала записи на его входе И/Я.

С приходом очередного импульса генератора 7 (после снятия сигнала записи WR) дешифратор 6 формирует сигнал сдвига на первом выходе С, Этот сигнал по заднему фронту инициирует сдвиг влево кода регистра 8 и декремент кода счетчика 3. Процесс повторяется под воздействием импульсов генератора 7 до тех пор, пока не обнулится счетчик 3.

Этим заканчивается операция сдвига, так как на входах элемента И 4 будут присутствовать сигналы высокого уровня с инверсных выходов счетчика 3. Под воздействием сигнала единичного уровня с выхода элемента И 4 триггер 5 переходит в единичное состояние и подает этот сигнал на вход V> дешифратора 6, а по входу Чл — запрещает прохождение сигнала с входа Ч от генератора 7 на выход С, т.е. прекращается формирование сигналов сдвига. Этим на выходе регистра 8 формируется окончательный результат вычисления, Таким образом, процесс вычисления искомой функции заканчивается записью в регистр 8 кода сумматора 17 с последующим сдвигом влево на количество разрядов, определяемое целой частью кода аргумента Х.

В предложенном варианте реализации дешифратора 6 окончания процесса вычисления (фиг,3) сигнал запуска ST подается на вход Vs и через элемент ИЛИ 25 поступает на выход WR, а также блокирует прохождение сигналов через элемент И 28 и элемент

ИЛИ-НЕ 24. Поступление нулевого кода на вход Чз дешифратора 6 при отсутствии сигнала запуска ST на входе Ч через элементы

ИЛИ 25, ИЛИ 26 снимает сигнал записи WR на выходе этого дешифратора, а также разрешает прохождение сигналов через элемент И 28 и элемент ИЛИ вЂ” НЕ 24.

Единичный уровень по входу V4 запрещает прохождение сигнала на выход С дешифратора 6 через элемент И 28. При нулевых уровнях сигнала на входе дешифратора 6 и сигнала Ч1 íà его выходе элемент ИЛИ вЂ” НЕ

24 формирует единичный уровень на информационном ходе Д триггера 27, благодаря чему по переднему фронту импульса на входе Чг рассматриваемого дешифратора триггер 27 по управляющему С-входу установится в единичное состояние, что разрешает прохождение сигналов через элемент И 28 на выход С дешифратора 6. При отсутствии запрещающих сигналов на входах элемента И 28 последовательность импульсов со входа Чг дешифратора 6

1815635

30 дит.

В а р и а н т 3. Перезапуск устройства с предыдущим значением дробной части аргумента X и с его новой нулевой целой частью. 35

В этом случае сигнал запуска ST производит запись в регистр 2 кода аргумента Х, инициирует перезапись кода сумматора 17 (устройство находится в установившемся режиме) в регистр 8 и разряды целой части аргумента X с выхода регистра 2 в счетчик

3. С приходом очередного импульса генератора 7 (после снятия сигнала записи WR) дешифратора 6 формирует сигнал на выходе

С. Этот сигнал инициирует сдвиг влево кода регистра 8 и декремент кода счетчика 3, Процесс повторяется под воздействием импульсов генератора 7 до тех пор, пока не обнулится счетчик 3. Таким образом, процесс вычисления искомой функции заканчивается записью в регистр 8 кода сумматора

17 с последующим сдвигом влево на количество разрядов, определяемое целой частью кода аргумента X. 55

Точность предлагаемого устройства для потенцирования, по сравнению с прототипом выше в 188 раз, за счет реализации сквозной дробно-рациональной аппроксимации с меньшей методической погрешнопроходит через элемент И 28 на выход С этого дешифратора.

Устройство обеспечивает различные варианты запуска, кроме уже рассмотренного.

Б а р и а н т 1, Целая часть аргумента

X равна нулю.

В этом случае в счетчик 3 записывается код числа "0", В результате с его выхода через элемент И 4 на четвертый вход дешифратора 6 поступает единичный уровень сигнала. Этот уровень запрещает прохождение сигнала с входа Vz от генератора 7 на выход

С дешифратора 6, вследствие чего блокируется сдвиг содержимого регистра 8, Тогда окончание процесса вычисления искомой функции характеризуется нулевым приращением на входе сумматора 11 и соответственно записью в регистр 8 кода сумматора

17 без последующих сдвигов влево.

В а р и а н т 2. Перезапуск устройства с предыдущим значением аргумента с нулевой целой частью.

В этом случае сигнал запуска ST через сигнал записи подтверждает предыдущее состояние регистра 8 (устройство находится в установившемся режиме), Этим заканчивается процесс вычисления искомой функции, так как процесс сдвига вследствие нулевой целой части аргумента не происхо5

20 стью, чем у полиноминальной аппроксимации прототипа.

Кроме того, предлагаемое устройство является более помехоустойчивым вследствие следящего режима работы при вычислении мантиссы функции 2 (благодаря наличию отрицательной обратной связи).

При сбое, в результате которого в сумматоре 11 может установиться любое случайное число M. вследствие постоянного формирования приращений сумматора 11, устройство будет стремиться к восстановлению достоверного результата. Сбой в цепях блоков 12, 14, 17 ликвидируется с восстановлением сигналов.

Формула изобретения

1. Устройство для потенцирования, содержащее первый умножитель, первый регистр, выход характеристики которого подключен к информационному входу счетчика, инверсные выходы которого соединены с входами элемента И, выход которого подключен к единичному входу триггера, выход которого соединен с первым входом дешифратора окончания процесса вычисления, второй вход которого соединен с выходом генератора импульсов, а первый выход — соединен с входом вычитания счетчика и входом сдвига второго регистра, выход которого является выходом устройства, выход цепочки последовательно соединенных элементов задержки соединен с входом первого слагаемого первого сумматора, о т л и ч а ющ е е с я тем, что, с целью повышения точности, в него введены второй и третий умножители, первый и второй вычитатели, второй и третий сумматоры, причем информационный вход первого регистра соединен с входом аргумента устройства, выход второго вычитателя через цепочку последовательно соединенных элементов задержки подключен к третьему входу дешифратора окончания процесса вычисления, четвертый и пятый входы которого. соединены соответственно с выходом элемента И и входом запуска устройства, который подключен к входу сброса триггера и входу записи первого регистра, выход мантиссы которого соединен с входами первых сомножителей второго и третьего умножителей, входы вторых сомножителей которых подключены соответственно к входу первой константы устройства и выходу второго сумматора, входы второй. третьей и четвертой констант устройства соединены соответственно с входом уменьшаемого первого вычитателя, 14

1815635

18

20 входом первого слагаемого второго сумматора и входом первого сомножителя первого умножителя, вход второго сомножителя и выход которого подключены соответственно к выходу третьего умножителя и входу уменьшаемого второго вычитателя, вход вычитаемого которого о0ъединен с входом второго слагаемого второго сумматора, входом первого слагаемого третьего сумматора и подключен к выходу первого сумматора, .вход синхронизации которого соединен с выходом генератора импульсов, второй выход дешифратора окончания процесса вычисления соединен с входами записи счетчика и второго регистра, информационный вход которого подключен к выходу третьего сумматора, вход второго слагаемого которого соединен с выходом первого вычитателя, вход вычитаемого которого подключен к выходу второго умножителя.

2. Устройство no n.1, о т л и ч а ю щ е ес я тем, что дешифратор окончания процесса вычисления содержит элемент ИЛИ вЂ” НЕ, два элемента ИЛИ, триггер и элемент И, причем первый вход элемента ИЛИ-НЕ является первым входом дешифратора, а второй вход соединен с первым (инверсным) входом элемента И, выходом первого элемента ИЛИ и является вторым выходом дешифратора. первый выход которого подключен к выходу элемента И, второй

i0 (прямой) вход которого соединен с входом синхронизации триггера и является вторым входом дешифратора, третий, четвертый и„ пятый входы которого подключены соответ15 ственно к входам второго элемента ИЛИ. третьему (инверсному) входу элемента И и первому входу первого элемента ИЛИ, второй вход которого соединен с выходом второго элемента ИЛИ, выход элемента

2О ИЛИ-НЕ соединен с информационным входом триггера. выход которого подключен к . четвертому (прямому) входу элемента И, 1815635

Г

V о

Ч

V с

Фиг.Я

1815635

Составитель Н.Шелобанова

Техред M.Ìîðãåíòàë Корректор Н.Король

Редактор

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101

Заказ 1636 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5