Устройство для вычисления экспоненты

 

Изобретение относится к вычислительной технике и может быть использовано в универсальных вычислителях, работающих с произвольной разрядной сеткой. Цель изобретения - повышение быстродействия. Устройство содержит вход 1 аргумента, вход 2 задания точности , первый счетчик 3, первый сумматор 4, третий регистр 5, первый триггер 6, четвертый регистр 7, второй сумматор 8, второй регистр 9, элемент ИЛИ 10, второй счетчик 11, первый регистр 12, первый элемент И 13, второй триггер 14, третий счетчик 15, пятый регистр 16, блок памяти 17 опорных значений, накапливакаций сумматор 18, второй элемент И 19. Алгоритм вычисления экспоненты строится так, что входной аргумент, участвующий в вычислениях, лежит в пределах 2 , где m - разрядность блока памяти 17 опорных значений. Вычисление коэффициентов ведется одновременно с вычислением полинома, что позволяет приблизительно в 2 раза ускорить процесс вычисления. 1 ил. S (Л

СООЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

А1 (19) 01) (51) 5 G 06 F 7/556

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И О;ВСКРЫТИЯМ

ПРИ ГКНТ СССР

1 (21) 4612150/24 (22) 05.10.88 (46) 23.03.91. Бюл. У 11 (71) Таганрогский радиотехнический институт им. В.Д.Калмыкова (72) В.Е,Золотовский и P.Â. Коробков (53). 681 325 (088.8) (56) Авторское свидетельство СССР

У 1027722, кл. G 06 F 7/556, 1981.

Дроздов Е.А. и др. Электронные вы числительные машины единой системы, - И.: Машиностроение, 1981, с. 201, рис. 6.3... (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ЭКСПОНЕНТЫ (57) Изобретение относится к вычислительной технике и может быть использовано в универсальных вычислителях, работакщих с произвольной разрядной сеткой. Цель изобретения — повьппение

2 быстродействия. Устройство содержит вход 1 аргумента, вход 2 задания точности, первый счетчик 3, первый сумматор 4, третий регистр 5, первый триггер б, четвертый регистр 7, второй сумматор 8, второй регистр 9, элемент ИЛИ 10, второй счетчик il первый регистр 12, первый элемент И

13, второй триггер 14, третий счетчик

15, пятый регистр 16, блок памяти 17 опорных значений, накаппиваюший сумматор 18, второй элемент И 19. Апгоритм вычисления экспоненты строится так, что входной .аргумент, участвующий в вычислениях, лежит в пределах

ГЛ

О c $ x (2, где m — разрядность блока памяти 17 опорных значений. Вычисление коэффициентов ведется одновременно с вычислением полинома, что поз-. воляет приблизительно в 2 раза ускорить процесс вычисления. 1 ил.

1636843

Изобретение относится к вычислительной технике и может быть исполь-. зовано в универсальных вычислителях, работающих с произвольной разрядной сеткой, 5

Цель изобретения — повьппение быстродействия.

На чертеже представлена структурная схема устройства для вычисления экспоненты. Устройство содержит вход 1 аргумента, вход 2 задания точности, первые счетчик 3 и сумматор 4, третий регистр 5, первый триггер 6, четвертый регистр 7, вторые сумматор 8 и регистр 9, элемент ИЛИ 10, второй счетчик 11, первый регистр 12, первый элемент И 13, второй триггер 14, третий счетчик 15, пятый регистр 16, блок

i7 памяти опорных значений, накапливающий сумматор 18, второй элемент

И !9.

Устройство работает следующим обраs ом.

Аргумент поступает на адресный вход блока 17 памяти (старшие m разря-, дов) и на вход регистра 12 (младшие

n-m разрядов). В старпц е m разрядов регистра 12 записываются нули. На вы" ходе блока 17 памяти формируется на-. 30 чальное приближение у„=е+".о. В регистр 12 записывается величина Я =

=х-1пу . Так как у формируется полноразрядным, то i ny с погрешностью

3(2 4равно х . Тогда Я =х-х =6х . Ес-35 ли х, — это m старших разрядов аргумента, то 3x (n "m) младших разрядов.

Несмотря на это в регистр 12 g x записывается в естественной форме, т.е.

О. О 0....0 п.м .-... м- 40, х = ш и-ш

Одновременно с занесением аргумента в регистр 16 и в счетчик 15 с входа 2 заносятся число разрядов результата и количество итерационных циклов, 5

Устройство реализует апгоритм о! К

О„„ -U К=1,2,...,И;

У; =У!+"в 1

Y =UtYos Y< =е

Z =x-1пуо

ХХп

Значение U —— е формируется заранее и хранится в блоке 17 памяти.

Решение начинается по сигналу

"Пуск". По этому сигналу триппер 14 перебрасывается в единичное состояние, 55 из блока 17 памяти величины U переписывается в регистр 9 и накапливающий сумматор 18, значение регистра 16 переносится в счетчик 11, величина ;х записывается с входа 1 в регистр 12 триггер 6 устанавливается в единичное состояние, в счетчик 3 прибавляется 1. Подготовка к работе устройства завершается.

Значение величины К поступает на первый вход сумматора 4, на второй вход поступает значение остатка из регистра 5 и на младший разряд — текущий старший разряд Ьх. В первом шаге в счетчике 3 записана 1 (00...01), в регистре 5 в первом такте любого шага записан нуль. Так как в регистре

12 (000... ОМ %+) в ст аршем з начащем разряде нуль и сумматор настроен на вычитание, то остаток будет отрицателен. В триггер 6 заносится нуль (следующей операцией будет сложение} . Остаток (результат) с выхода сумматора переписывается в регистр 5 со сдвигом на один разряд. Одновременно в сторону старших разрядов сдвигается содержимое регистра 12.

В следующем такте начинается определение нового разряда частного Z /К и одновременно осуществляется умножение . предыдущего разряда на 01 (в общем случае на 0,1) . Для этого U< и значения регистра 7 поступают на сумматор 8, складываются и, если текущий разряд частного равен I, то сумма за" писывается в регистр 7, в противном случае запись отсутствует и значение регистра 7 не изменяется, В следующем . такте содержимое регистра 7 сдвигается влево, Умножение О осуo/K ществляется по методу умножения, начиная со старших разрядов со сдви гами текущего произведения влево.

После определения п разрядов частного. счетчика 11 переходит в нулевое состояние и на его выходе формируется сигнал переноса (конец текущего шага).

По этому сигналу восстанавливается начальное состояние следующего шага.

Счетчик 3 наращивается на 1 (К =К+1), триггер 6 устанавливается в начальное состояние, регистр 5 сбрасывается в нуль, в регистр 12 записывается значение 4х, в счетчик 11 переносится содержимое регистра )6, счетчик 15 наращивается на 1, Полученное значение:

U (в общем случае U<.,) переписывается в регистр 9 и одновременно добавляется к содержимому накапливающего сумматора 18, т.е. формируется у =

=у!+О д (в общем случае у,„+, =у„+О к+ ) .

5 163

Далее процесс повторяется. Число шагов определяется допустимой погрешностью определения функции. При достижении требуемой точности срабатыва ет счетчик 15 и процесс прекращается.

Результат хранится в накаппивалцем сумматоре 18.

Составитель N.Êàóëü

Техред Л.Сердюкова

Редактор В. Бугренкова

Корректор И,Зрдейи

Заказ 816 Тираж 394 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r.Óæãoðoä, ул. Гагарина, 101

Формула из обр ет ения

Устройство для вычисления экспоненты, содержащее первый, второй, третий и четвертый регистры, первый сумматор и блок памяти опорных значений, о тл и ч а ю щ е е с я тем,.что, с целью повышения быстродействия, оно содер". жит пятый регистр, второй сумматор, первый, второй и третий счетчики, первый и второй триггеры, первый и второй элементы И, накапливакщий сумматор и элемент И1И, причем выход первого счетчика соединен с первым входом второго сумматора, младший разряд второго входа которого соединен с последовательным выходом первого регистра, вход записи которого соединен с входом записи второго регистра с входом сброса в "0" третьего регистра, со счетным входом первого счетчика, с входом установки первого триггера, с входом записи второго счетчика, с входом записи накапл сумматора и с выходом элемента ИЛИ, первый вход которого соединен с выходом переноса второго счетчика и счетным входом третьего счетчика, выход переноса которого соединен с входом сброса второго триггера, вход установки ,которого соединен с входом сигнала

1н, "Пуск" устройства, с вторым входом элемента ИЛИ и с входом управления считыванием блока памяти опорных зна.чений, выход которого соединен с ин6843 6 формационным входом накаппиваницего сумматора, с первым входом второго сумматора, с выходом четвертого регистра и с информационным входом второго регистра, выход которого соединен с вторым входом второго сумматора, выход которого соединен с информационным входом четвертого регистра, вход записи которого соединен с выходом первого элемента И, первый вход которого соединен с D-входом первого триггера и с инверсным выходом старшего разряда первого сумматора, выход

15, которого соединен со сдвигом на один разряд с информационным входом третьего ре гистра, выход которо ro соединен со .старшими разрядами второго входа первого сумматора, входы сложения и

20 вычитания которого соединены соответ- ственно с инверсным и прямым выходами первого триггера, тактовый вход котОрого соединен с входом сдвига первого регистра, с входом записи третьего ре25 гистра, со счетным входом второго счетчика, с вторым входом йервого элемента И и с прямым выходом второго элемента И, инверсный выход которого соединен с входом сдвига четвертого

3р регистра, прямой выход второго тригге- ра соединен с первым входом второго элемента И, второй вход которого является тактовым входом устройства, информационный вход первого регистра

3S соединен с млаадшими разрядами входа аргумента устройства, старшие разряды которого соединены с адресным входом блока памяти опорных значений, вход задания точности устройства сое40.динен с информационным входом пятого регистра, выход которого соединен с информационным входом второго счетчика»