Устройство для распределения памяти

 

Изобретение относится к вычислительной технике, в частности к устройствам управления вычислительными комплексами. Цель изобретения - расширение функциональных возможностей устройства за счет определения номера представляемого сегмента оперативной памяти. Устройство/содержит регистр 1, две группы регистров 2.1-2.С и 3.1-З.С, дешифратор 4, две группы дешифраторов 5.1-5.С и 6.1-6.С, блок 7 анализа , блок 8 коммутации, элемент 9 задержки , элемент НЕ 10, элемент И-НЕ 11, два элемента И 12 и 13. Использование устройства позволяет высвободить дополнительные вычислительные .мощности устройств управления доступом к памяти в системах памяти с расслоением, Это, в свою очередь, позволяет повысить пропускную способность вычислительных комплексов. 3 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (l 9) (11) (si)s G 06 F 12/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4788364/24 (22) 05.02.90 (46) 29.02.92. Бюл. N 8 (72) В,А. Фукалов и И.B. Скакун . (53) 681.325(088.8) (56) Авторское свидетельство СССР

N . 1213484, кл. F 06 F 13/00, 1985.

Авторское свидетельство СССР

N. 1501073, кл. G 06 F 12/00, 1989, (54) УСТРОЙСТВО ДЛЯ РАСПРЕДЕЛЕНИЯ

ПАМЯТИ (57) Изобретение относится к вычислительной технике, в частности к устройствам управления вычислительными комплексами.

Цель изобретения — расширение функциональных возможностей устройства за счет определения номера представляемого сегмента оперативной памяти. Устройство содержит регистр 1, две группы регистров

2.1-2.С и 3.1-3.С, дешифратор 4, две группы дешифраторов 5.1-5.С и 6.1-6.С, блок 7 анализа; блок 8 коммутации, элемент 9 задержки, элемент НЕ 10, элемент И-НЕ 11, два элемента И 12 и 13. Использование устройства позволяет высвободить дополнительные вычислительные .мощности устройств управления доступом к памяти в системах памяти с расслоением. Это; в свою очередь, позволяет повысить пропускную способность вычислительных комплексов. 3 ил, 1716524

Изобретение относится к вычислительной технике.

Известно устройство для распределения оперативной памяти, содержащее два коммутатора, регистр, две группы регистров, элемент задержки, группу схем сравнения, матрицу схем сравнения, матрицу компараторов, элемент ИЛИ, элемент НЕ, элемент И, группу элементов И, Наиболее близким к изобретению является устройство для распределения оперативной памяти, содержащее регистр, две группы регистров, группу блоков анализа, группу блоков коммутации, элемент И-Н Е, элемент Н Е, два элемента И, элемент задержки, группа выходов регистра требуемой памяти соединена соответственно с входами второй группы блока анализа, входы первой группы которых соединены с соответствующими группами выходов регистров размеров сегментов памяти, группы входов блоков коммутации соединены с соответствующими группами выходов блоков анализа и регистров начальных адресов сегментов, первая и вторая группа последнего блока коммутации являются соответственно группами выходов размера представляемого сегмента и начального адреса.

Однако данное устройство не позволяет определить номер представляемого сегмента памяти, что требует дополнительной вычислительной мощности устройств управления вычислительных комплексов.

Этот недостаток существенно сокращает пропускную способность вычислительных комплексов.

Цель изобретения — расширение функциональных возможностей устройства за счет определения номера предоставляемого сегмента оперативной памяти.

Цель достигается тем, что в устройство, содержащее регистр, две группы регистров, элемент И-НЕ, элемент НЕ, два элемента И, элемент задержки, вход запуска устройства подключен к синхровходам регистра, регистров первой и второй групп и входу элемента задержки, выход которого подключен к первым входам первого и второго элементов И, выходы которых подключены соответственно к выходу признака наличия требуемого сегмента памяти устройства и выходу признака отсутствия требуемого сегмента памяти устройства, выход элемента И-HE подключен к второму входу первого элемента И и входу элемента НЕ, выход которого подключен к второму входу второго элемента И, с первой по С-ю группы входов размеров сегментов памяти устройства подключены соответственно к информационным входам регистров с первого по С-й

20 элементов ИЛИ первой группы блока анали группы выходов с первого по С-й регистров

25 первой группы соединены с соответствуюЗО

55 первой группы входов, где С-число сегментов памяти, с первой по С-ю группы входов начальных адресов сегментов памяти устройства подключены соответственно к информационным входам регистров с первого по С-й второй группы, введены дешифратор, две группы дешифраторов, блок анализа и блок коммутации, причем блок анализа содержит дае матрицы элементов И, три группы элементов ИЛИ, две группы элементов

И, две группы элементов ИЛИ-НЕ, группу элементов НЕ, блок коммутации, содержит два узла групп элементов И, две группы элементов ИЛИ, шифратор, причем выходы регистра соединены с входами дешифратора, выходы которого, кроме первого, соеди- нены с соответствующими первымй входами, элементов ИЛИ первой группы блока анализа, первый выход дешифратора и выходы за соединены с соответствующими первыми входами элементов И строк первой матрицы элементов И. и элементов И первой группы, щими группами входов с первого по С-й дешифраторов первой группы, выходы которых соединены с соответствующими вторыми входами столбцов элементов И первой матрицы элементов И, группы выходов с первого по С-й регистров второй группы соединены с соответствующими группами входов с первого по С-.й дешифраторов второй группы, выходы которых соединены с соответствующими вторыми входами столбцов элементов И второй матрицы элементов, И, выходы элементов И строк первой матрицы элементов И соединены с входами соответствующих элементов ИЛИ-НЕ первой группы, выходы которых соединены с первыми входами соответствующих элементов

И первой группы, выходы элементов И столбцов первой матрицы элементов И соединены с входами соответствующих элементов

ИЛИ второй группы блока анализа, выходы которых соединены с первыми входами элементов И соответствующих столбцов второй матрицы элементов И, выходы элементов И первой группы соединены соответственно с вторыми входами элементов ИЛИ первой группы блока анализа соответствующих соседним строкам старших разрядов первой матрицы элементов И, выходы элементов И строк второй матрицы соединены с входами соответствующих элементов ИЛИ-НЕ второй группы, выходы которых соединены с третьими входами элементов И соответствующих соседним строкам старших разрядов второй матрицы элементов И, выходы элементов И столбцов второй матрицы элемен1716524 тов И соединены с входами соответствую- Блок 8 коммутации содержит шифратор щих элементов ИЛИ третьей группы блока 39, первый 40 и второй 41 узлы групп элеанализа, выходы которых соединены с пер- ментов И, первую 42 и вторую 43 группы выми входами соответствующих элементов элементов ИЛИ, И второй группы и входами соответствую- 25 Устройство работает следующим обращихэлементовНЕ,выходкаждогоэлемента зом.

НЕ соединен с соответствующими входами В исходном состоянии регистры 1, 2, 3 всех остальных элементов И второй группы, обнулены. По сигналу запроса с входа 14 в выходы элементов И второй группы соеди- регистр 1 с входа 15 заносится код размера нены с соответствующими входами шифра- 30 требуемой памяти, в регистры 2 со входом тора и управляющими входами групп 16 — коды размеров сегментов памяти, в элементов И первого и второго узлов, выхо- регистры 3 — начальные адреса сегментов ды с первого по С-й регистров первой и памяти, причем если некоторый сегментзавторой групп соединены соответственно с нят, то в соответствующие регистры 2 и 3 входами с первого по С-й соответствующих 35 заносится нулевой код. групп элементов И первого и второго узла, Информация, записанная в регистрах, выходы групп элементов И первого узла со- анализируется в соответствующем дешифединены с соответствующими входами эле- . раторе 4, 5, 6. В результате на одном из ментов ИЛИ первой группы блока выходов дешифраторов 4, 5, 6 появляется коммутации, группа выходов которых под- 40.потенциал единичного уровня. Эти потенключена к группе выходов размера предо- циалы еДиничного уровня по соответствуюставляемого сегмента памяти устройства, щим входам 20, 21 и 22 поступают в блок 7 выходы групп элементов И второго узла со- анализа. Допустим, что на входах 201, 21> > и единены с соответствующими входами эле- 21 > появились потенциалы. Это соответстментов ИЛИ второй группы блока 45 вует ситуации, в которой размер требуемой коммутации, группа выходов которых под- памяти в точности совпадает с размерами ключена к группе выходов начального адре- первого и второго сегментов памяти. С посв предоставляемого сегмента памяти явлением указанных сигналов на входах устройства, группа выходов шифратора элементы И 30 1 и 30 > открываются, в ре-, подключена к группе выходов номера пре- 50 зультате сигналы с их выходов, пройдя чедоставляемогосегментапамятиустройства. рез элемент ИЛИ-НЕ 311, закрывают

На фиг. 1 приведена схема предложен- элемент И 32>, Таким образом, потенциал ного устройства; на фиг; 2 — схема блока единичного уровня не поступит на входэлеанализа; на фиг. 3 — схема блока коммута- мента ИЛИ 29, т.е. не произойдет выборка ции. 55 других размеров сегментов памяти еще

Устройство содержит регистр 1, первую больших, чем размеры первого и второго

2 и вторую 3 группы регистров, дешифратор сегментов памяти. Потенциалы единичного

4, первую 5 и вторую 6 группы дешифрато- уровня с выходов элементов И 31, 30 > ров, блок 7 анализа, блок 8 коммутации, проходят через соответствующие элементы элемент 9 задержки, элемент НЕ 10, эле- ИЛИ 33>, 332 и поступают на первые входы мент И-НЕ 11. второй 12 и первый 13 зле- первого и второго столбцов матрицы элементы И, вход14 запуска, входы 15 размера -ментов И 34. Это означает, что в матрице требуемой памяти, входы 16 размеров сег- выбираются начальные адреса, соответстментов памяти, входы 17 начальных адре- вующие только первому и второму сегменсов сегментов памяти, внутренние связи 45 там памяти.

18 — 23, выходы 24 номера предоставляемого Допустим, потенциалы единичного сегмента памяти, выходы 25 размера предо- . уровня с выходов дешифраторов 6 и 6z поставляемого сегмента памяти, выходы 26 . ступили соответственно на вторые входы начального адреса предоставляемого сег- элементов И 3411 и 34zz. Потенциал единичмента памяти. выходы 27 признака отсутст-. 50 ного уровня с выхода элемента И 34, пройвия требуемого сегмента памяти. дя через элемент ИЛИ-НЕ 35>, закроет

Блок 7анализа содержит первую группу элемент И 34z2. Этот же потенциал единичэлементовИЛИ29,первуюматрицуэлемен- ного уровня с выхода элемента И 34» протовИ30,первуюгpyппyэлементов ИЛИ-НЕ ходит через элемент ИЛИ 36>, открытый

31, первую группу элементов И 32, вторую 55 элемент И 381 и появляется на выходе 23> группу элементов ИЛИ 33. вторую матрицу блока 7 анализа. Это означает, что для запиэлементов И 34, вторую группу элементов си информации выбран первый сегмент.

ИЛИ-НЕ 35, третью группу элементов ИЛИ Если при поступлении сигнала единич36, группу элементов НЕ 37, группу вторую ного уровня по входу 20> по входам 21>iэлементов И 38. 21с1 не поступят потенциалы единичного

1716524 уровня, то потенциал единичного уровня с входа 20 пройдет через открытый элемент

И 32>, поступит на вход элемента ИЛИ 291 и опросит все элементы И 30и-30сг, т.е. происходит выбор размера сегментов памяти больших требуемого размера, но среди них минимальных размеров. При появлении единичных потенциалов на выходах элементов И 341> и 34г, т.е. при равенстве размеров сегментов памяти и их начальных адресов, первый появившийся потенциал, например, с выхода элемента И 34и проходит через элемент ИЛИ 361, инвертируется в элементе НЕ 371 и закрывает элементы И

38г-38с.

Таким образом, блок 7 анализа выбирает сегмент минимального размера {но не меньше заданного) с минимальным начальным адресом.

Потенциал единичного уровня с выхода

231 блока 7 поступает на вход шифратора

39, в результате чего на выходах 24 устройства появляется код, соответствующий номеру предоставляемого сегмента памяти.

Этот же потенциал единичного уровня с выхода 231 блока 7 поступает на управляющие входы узлов групп элементов И 401, 41>, в результате чего информация с регистров 21 и 31 проходит через открытые узлы групп элементов И 40> и 41> через соответсгвующие элементы ИЛИ 42, 43 и на выходах 25 появляется код, соответствующий размеру предоставляемого сегмента памяти, а на выходах 26 появляется код, соответствующий начальному адресу предоставляемого сегмента. Причем максимальный код предоставляемого сегмента (все единицы) соответствует ситуации, когда сегменты памяти заняты или нет свободного сегмента. размер которого не меньше заданного. В зависимости от кода на выходах 25 открывается элемент И 13 или элемент И 12. B случае максимального кода на выходе элемента

И-НЕ 11 появляется нулевой сигнал, эле-. мент И 13 закрыт, на выходе элемента НЕ

10 появляется единица, элемент И 12 открыт. Сигнал запроса с выхода элемента 9 задержки поступает на входы элементов И

12, 13 и в зависимости от кода на выходах

25 возбуждается выход 28 признака наличия или выход 27 отсутствия требуемого сегмента. Величина задержки элемента 9 определяется временем прохождения сигнала от регистра 2 до выходов 25 устройства.

Таким образом, устройство позволяет расширить функциональные возможности за счет определения номера предоставляемого сегмента памяти, что позволяет высвободить дополнительные вычислительные

И и элементов И первой группы, группы выходов с первого по С-й регистров первой

55 группы соединены с соответствующими группами входов с первого по С-й дешифраторов первой группы, выходы которых соединены с соответствующими вторыми входами столбцов элементов И первой матрицы элементов И, группы выходов с перво10

50 мощности устройств управления доступом к памяти в системах памяти с расслоением, а это приводит к повышению пропускной способности вычислительного комплекса.

Формула изобретения

Устройство для распределения памяти, содержащее регистр, две группы регистров, элемент И-НЕ, элемент НЕ, два элемента И, элемент задержки. причем вход запуска устройства подключен к синхровходам регистра, регистров первой и второй групп и к входу элемента задержки, выход которого подключен к первым входам первого — второго элементов И, выходы которых подключен ы соответствен но к выходу признака наличия требуемого сегмента памяти устройства и выходу признака отсутствия требуемого сегмента памяти устройства, выход элемента И-НЕ подключен к второму входу первого элемента И и входу элемента НЕ, выход которого подключен к второму входу второго элемента И, с первой по С-ю группу входов размеров сегментов памяти устройства подключены соответственно к информационным группам входов регистров с первого по С-й первой группы, где С вЂ” число сегментов памяти, с первой по С-ю группу входов начальных адресов сегментов памяти устройства подключены соответственно к информационным группам входов регистров с первого по С-й второй группы. о т л ич а ю щ е е с я тем, что, с целью расширения функциональных возможностей устройства за счет определения номера предоставляемого сегмента памяти, устройство содержит дешифратор, две группы дешифраторов, блок анализа и блок коммутации, причем блок анализа содержит две матрицы элементов И, три группы элементов ИЛИ, две группы элементов И, две группы элементов

ИЛИ-НЕ, группу элементов НЕ, блок коммутации содержит два узла групп элементов И, две группы элементов ИЛИ, шифратор, при-. чем выходы регистра соединены с входами дешифратора, выходы которого, кроме первого, соединены с соответствующими первыми входами элементов ИЛИ первой группы блока анализа, первый выход дешифратора и выходы элементов ИЛИ первой группы блока анализа соединены с соответствующими первыми входами элементов И строк первой матрицы элементов

1716524

10 го по С-й регистров второй группы. соедине- . ны с соответствующими группами входов с первого по С-й дешифраторов второй группы, выходы которых соединены с соответствующими вторыми входами столбцов 5 элементов И второй матрицы элементов И,. выходы элементов И строк первой матрицы элементов И соединены с входами соответствующих элементов ИЛИ-НЕ первой группы, выходы которых соединены с первыми 10 входами соответствующих элементов И первой группы, выходы элементов И столбцов первой матрицы:элементов И соединены с входами соответствующих элементов ИЛИ второй группы, блока анализа, выходы кото- 15 рых соответственно соединены с первыми входами элементов И соответствующих столбцов второй матрицы элементов И, выходы элементов И первой группы соединены соответственно с вторыми входами 20 элементов ИЛИ первой группы блока анализа, соответствующих соседним строкам старших разрядов первой матрицы элементов И, выходы элементов И строк второй матрицы элементов И соединены с входами 25 соответствующих элементов ИЛИ-НЕ второй группы, выходы которых соединены с третьими входами элементов И соответствующих соседним строкам старших разрядов второй матрицы элементов И, выходы эле- 30 ментов И столбцов второй матрицы злементов И соединены с входами соответствующих элементов ИЛИ третьей группы блока анализа, выходы которых соединены с первыми входами соответствующих элементов

И второй группы и входами соответствующих элементов Н Е, выход каждого элемента

НЕ соединен с соответствующими входами всех остальных элементов И второй группы, выходы элементов И второй группы соединены с соответствующими входами шифратора и управляющими входами групп элементов И первого и второго узлов, выходы с первого по С-й регистров первой и второй групп соединены соответственно с входами с первого по С-й соответствующих групп элементов И первого и второго узлов, выходы групп элементов И первого узла соединены с соответствующими входами элементов ИЛ И первой группы блока коммутации, группа выходов которых подключена к группе выходов размера предоставляемого сегмента памяти устройства, выходы групп элементов И второго узла соединены с соответствующими входами элементов. ИЛИ второй группы блока коммутации, группа выходов которых подключена к группе выходов начального адреса предоставляемого сегмента памяти устройства, группа выходов шифратора подключена к группе выходов номера предоставляемого сегмента памяти устройства.

1716524

1716524

Редактор M.Êåëåìåø

Заказ 614 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-ЗБ, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород. ул.Гагарина. 101

33

f3e

Составитель В.Фукалов

Техред M.Mîðãåí Tàâ Корректор Т.Палий