Устройство для деления чисел

 

Изобретение относится к вычислительной технике и может быть использовано в быстродействующих арифметик ческих устройствах для выполнения операции деления чисел. Цель изобретения - повышение быстродействия устройства за счет сокращения числа тактов его работы. Устройство содержит регистр 1 делимого, регистр 2 делителя , сумматор 3 частного, сумматор 9 принудительного округления делителя, блок 11 деления усеченных чисел, блок I умножения, три вычитателя два коммутатора 10,15, блок 16 управления и нововведенный третий коммутатор 8. 4 ил.

SU„„173 4

А1 (д ) С 06 F 7/52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ГЮ ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

Я И MHT 00CP, 1 (21) 4862585/24 (22) 29.08.90 (46) 23 Д5.92.6юл. N 19 (71) Научно-исследовательский институт электронных вычислительных машин, г. Минск (72) Э.М.Сафонова и А.А.Востак (53) 681.325(088.8) (56) Авторское свидетельство СССР

Р 802962, кл. G 06 F 7/52, 1978.

Авторское свидетельство СССР.

-М 1249551, кл. G 06 F 7/52, 1984, . Авторское свидетельство СССР

Ю 1417010, кл. G 06 F 7/52, 1986. (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ ЧИСЕЛ

2 (57) Изобретение относится к вычислительной технике и может быть использовайо в быстродействующих арифмети ческих устройствах для выполнения операции деления чисел. Цель изобре" тения - повышение быстродействия устройства за счет сокращения числа тактов его работы. Устройство содержит регистр 1 делимого, регистр 2 делителя, сумматор 3 частного, сумматор 9 принудительного округления делителя, блок 11 деления усеченных чисел, блок 4 умножения, три вычитателя 5-7, два коммутатора 10,15, блок 16" управления и нововведенный третий коммутатор 8. 4 ил.

t5

S0

3

17

Изобретение относится к области вычислительной техники и может быть применено, в быстродействующих арифметических устройствах для выполнения операции деления чисел.

Известно устройство для деления, содержащее регистр делимого, регистр делителя, сумматор частного, сумматор принудительного округления, блок деления усеченных чисел, блок умножения, сумматор, вычитатель, коммутат р и блок управления.

Недостатком этого устройства яв. ляется низкое быстродействие, вызванное большой длительностью такта формирования К цифр частного и остатка.

Известно также устройство для деления чисел, содержащее регистр делителя, регистр делимого, сумматор частного, сумматор принудительного округления делителя, блок деления усеченных чисел, блок умножения, два вычитателя, коммутатор и блок управления.

Хотя быстродействие данного устройства несколько выше по. сравнению с рассмотренным, но и оно имеет низкое быстродействие из-за большой, . длительности такта.

Наиболее близким к изобретению по технической сущности является устройство для деления чисел, формирующее в каждом такте К цифр частноч и го (2c K6 --,-1, и — разрядность делимого и делителя; )х - ближайшее целое, большее или равное х) и содержащее регистр делимого, регистр делителя, сумматор частного, сумматор принудительного округления делителя, блок деления усеченных чисел, блок умножения, регистр цифр частного, три вычитателя, два коммутатора, блок управления, причем шина данных устройства соединена с информационными входами регистра делителя и с информационными входами первой группы первого коммутатора, выходы, первого коммутатора соединены с информационными входами регистра делимого, выходы . которого соединены с входами уменьша" емого первого вычитателя, входы вычитаемого и заема которого соединены с выходами первой и второй групп блока умножения соответственно выходы разности и заема первого вычитателя соединены с входами уменьшаемого

35844

4 и вычитаемого второго вычитателя, выходы которого соединены с информационными входами второй группы первого коммутатора входы первои группы блока умножения соединены с выходами регистра делителя, выходы старших разрядов которого соединены с входами сумматора принудительного округления делителя, вход переноса которого соединен с входом логической единицы устройства, выходы сумматора принудительного округления делителя соединены с входами делителя блока деле" ния усеченных чисел, входы делимого которого соединены с выходами второго коммутатора, выходы блока деления усеченных чисел соединены с информа« ционными входами регистра цифр частного, выходы которого соединены с входами второй группы блока умножения и с входами младших разрядов сумматора частного, выходы старших разрядов разности и заема первого вычи- тателя соединены с входами уменьшаемого и вычитаемого третьего вычитателя соответственно, вход заема третьего вычитателя соединен с вхо-. дом логической единицы. устройства, Ю выходы младших разрядов третьего вычитателя соединены с информационными входами первой группы второго коммутатора, информационные входы второй группы которого соединены с выходами старших разрядов шины данных устройства, вход синхронизации которого соединен с синхровходами регистров делимого и делителя, сумматора частного, регистра цифр частного и блока ° управления, первый выход блока управ.ления соединен с входом разрешения записи регистра делителя, второй вы= ход блока управления соединен с первыми управляющими входами первого и

Ф второго коммутаторов и с входом установки s нуль сумматора частного> третий управляющий вход соединен с вторыми управляющими входами первого и второго коммутаторов и с входом, разрешения записи сумматора частного, четвертый вход блока управления сое" динен с входом разрешения записи регистра делимого и регистра цифр частного, пятый выход блока управле" ния является выходом сигнализации окончания деления устройства, выходы сумматора частного являются выходами частного устройства, выход старшего разряды третьего вычитателя соединен

173%44 с третьим управляющим входом второго коммутатора.

Недостаток известного устройства - относительно низкое быстродействие, так как старшие К цифр частного формируются в течение двух первых тактов его работы (в первом такте происходит загрузка регистра делителя, а во втором — загрузка регистра делимого и одновременное формирование К цифр частного).

Цель изобретения - повышение быстродействия устройства за счет сокращения числа тактов его работы.

Поставленная цель достигается тем, что в устройство для деления чисел, содержащее регистр делимого, регистр делителя, сумматор частного, сумматор принудительного. округления делителя, блок деления усеченных чисел, блок умножения, регистр цифр частного, три вычитателя, два коммутатора и блок управления, причем выходы делителя и делимого через шину данных устройства соединены с информационными входами регистра делителя и с информационными входами первой группы первого коммутатора, выходы первого коммутатора соединены с информационными входами регистра делимого, выходы которого соединены с входами уменьшаемого первого вычитателя, входы вычитаемого и заема которого соединены с выходами первой и:. второй групп блока умножения соответственно, выходы разности и заема пер-. вого вычитателя соединены с входами уменьшаемого и вычитаемого второго вычитателя соответственно, выходы которого соединены с информационными входа- ми второй группы первого коммутатора, входы первой группы блока умножения соединены с выходами регистра делителя, вход логической единицы устрой.ства соединен с входом пере-. носа сумматора принудительного ок" ругления делителя, выходы которого соединены с входами делителя блока .деления усеченных чисел, входы делимого которого соединены с выходами втррого коммутатора, выходы блока деления усеченных чисел соединены с информационными входами регистра цифр частного, выходы которого соединены с входами второй группы блока умножения и с входами младших раз° рядов сумматора частного, выходы стаэших разрядов разности и. заема первого вычитателя соединены с входами уменьшаемого и вычитаемого третьего вычитателя соответственно, вход заема третьего вычитателя соединен с входом логической единицы устройства, выходы младших разрядов третьего вычитателя соединены с информационными входами первой группы второго

)0 коммутатора, информационные входы второй группы которого соединены с выходами старших разрядов делимого через шину данных устройства, вход синхронизации которого соединен с синхровходами регистров делителя и делимого, сумматора частного, регистра цифр частного и блока управления, первый выход блока управления соединен с входом разрешения записи ре2О гистра делителя и с входом установки в нуль сумматора частного, а также с первыми управляющими входами первого и второго коммутаторов, второй выход блока управления соединен с вторыми

25 управляющими входами первого и второго коммутаторов и с входом разрешения записи сумматора частного, третий выход блока управления соединен с входом разрешения записи регист ра делимого. и регистра цифр частно го, четвертый выход блока управления является выходом сигнализации окончания деления устройства, выходы сумматора частного являются выходами -. частного устройства, выход старшего

З5 разряда третьего вычитателя соединен с третьим управляющим входом второго коммутатора,, дополнительно вве". ден третий коммутатор, информационные входы первой группы которого сое1 динены с выходами старших разрядов регистра делителя, а информационные входы второй группы " с выходами старших разрядов делителя через шину данных устройства, выходы треть 45

его коммутатора соединены с входами сумматора принудительного округления делителя, первый и второй управляющие входы третьего коммутатора. соединены с первым и вторым управляющими входа-, 5 ми первого коммутатора соответственно.

На фиг.1 приведена структурная схема устройства для деления чисел; на фиг.2 - функциональная схема треть его коммутатора; на фиг.3 - функциональная схема блока управления; на фиг.4 - микропрограмма работы устройства. с информационными входами регистра 1 делимого, выходы 21 которого соедине-. ны с входами уменьшаемого первого вычитателя 5, входы вычитаемого и заема которого соединены с выходами

30 и 31 первой и второй групп блока

4 умножения соответственно, входы первой группы блока 4 умножения сое10 динены с выходами 22 регистра 2 делителя, выходы 23 старших разрядов которого соединены с информационными входами первой группы третьего комму-татора 8, информационные входы второй группы которого соединены с выходами 41 старших разрядов шины 17 данных устройства, выходы 24 третьего коммутатора 8 соединены с входами сумматора 9 принудительного округ20, ления делителя, вход переноса которого соединен с входом 19 логической ; единицы устройства, выходы 25 сумматора 9 принудительного округления делителя соединены с входами делитед ля блока 11 деления усеченных чисел, входы делимого которого соединены с выходами 27 второго коммутатора 10, выходы 28 блока t1 деления усеченных чисел соединены с информационными входами регистра 14 цифр частного, выходы 29 которого соединены с. входами второй группы блока 4 умножения и с выходами младших разрядов сумматора 3 частного, входы уменьшаемого и вычитаемого третьего вычитателя 7 соединены с выходами 34 и 35 старших разрядов разности и заема первого вычитателя 5 соответственно, выходы

37 младших разрядов третьего вычитателя 7 соединены с информационными

40 входами первой группы второго коммутатора 10, информационные входы второй группы которого подключены к выходам старших разрядов шины 17 данных устройства, вход заема третьего вычи-.

4 тателя 7 соединен с входом 19 логической единицы устройства, выход 38 старшего разряда третьего вычитателя

7 соединен с третьим управляющим входом второго коммутатора 10, синхровходы регистров 1,2 и 14, сумматора

3 частного и блока 16 управления соединены с входом 18 синхронизации устройства, первый выход 42 блока

16 управления соединен с входом разрешения записи регистра 2 делителя и с входом установки в нуль сумматора 3 частного, а также с первыми управляющими входами коммутатооов 8, 7

1735844

Устройство для деления содержит (фиг.1) регистр 1 делимого, регистр

2 делителя, сумматор 3 частного, блок

4 умножения, вычитатели 5-7 с первого по третий соответственно, третий коммутатор 8, сумматор 9 принудительного округления делителя, второй коммутатор 10, блок 11 деления усеченных чисел, состоящий из узла .12 вычисления обратной величины и узла 13 умножения, регистр 14 цифр арестного, первый коммутатор 15, блок

16 управления, шину 17 данных устройства, вход 18 .синхронизации устройства, вход 19 логической единицы устройства, выход 20 частного устройства, выходы 21 регистра 1 делимого, выходы 22 регистра 2 делите.ля, выходы 23 старших разрядов регистра 2 делителя, выходы 24 третьего коммутатора 8, выходы 25 сумматора 9 принудительного округления делителя, выходы 26 узла 12 вычисле йия обратной величины, выходы 26 узла 12 вычисления обратной величины, выходы 27 второго коммутатора

10, выходы 28 узла 13 умножения (они же являются и выходами блока 11 деления усеченных чисел), выходы 29 регистра 14 цифр .частного, выходы 30 и 31 первой и второй групп блока 4 умножения соответственно, выходы 32 и 33 разности и заема первого вычитателя 5 соответственно, выходы 34 и 35 старших разрядов разности и заема первого. вычитателя 5 соответственно, выходы

36 второго вычитателя 6, выходы 37 разрядов третьего вычитателя 7, выход 38 старшего разряда третьего . вычитателя 7„ выходы 39 первого коммутатора 15, выходы 40 старших разрядов делимого шины 17 данных устрой" ства, выходы 41 старших разрядов делителя шины ij данных устройства, выходы 42-45 с первого по четвертый блока 16 управления соответственно. .Шина 17 данных устройства соедине" на с информационными входами .разрядов регистра 2 делителя и с информационными входами первой группы первого коммутатора 15, информационные входы второй группы которого соединены с выходами 36 второго вычитателя 6, входы уменьшаемого и вычитаемого которого соединены с выходами 32 и 33 разности и заема первого вычитателя 5 соответственно, выходы 39 первого коммутатора 15 соединены

5844

10 ном коде (в виде двух чисел). Блок 4

40. умножения комбинационного типа-может умножителей.

45 С помощью вычитателя 5 формируется значение очередного остатка в

:а на его входы вычитаемого и заема подается с выходов 30 и .31 блока

55 4 значение произведения делителя на .

9 173

10 и 15, второй выход 43 блока 16 управления соединен с вторыми управляющими входами коммутаторов 8,10 и 15 и с входом разрешения записи сумматора 3 частного, третий выход 44 . блока 16 управления соединен с входом разрешения записи регистра 1 делимого и регистра 14 цифр частного, четвертый выход 45 блока 16 управления является выходом сигнализации окончания деления устройства..

В блоке 11 деления усеченных чисел входа узла 12 вычисления обратной величины являются входами делителя блока 11, а выходы 2б соединены с входами первой группы узла 13 умножения, вхсды второй группы которого являются входами делимого блока 11, выходы узла 13 умножения являются вы-. ходами 28 блока 11.

Рассмотрим теперь функциональное назначение и реализацию основных уз лов .и блоков предлагаемого устройства для деления чисел.

Регистры 1 и 2 делимого и делителя предназначены для хранения двоичных кодов делимого (остатков) и делителя соответственно.

Регистр 1 делимого (и+1)-разряд- . ный, из которых один разряд расположен слева от запятой, а остальныесправа от. запятой. Регистр 2 делителя содержит и разрядов, которые все расположены справа от запятой. В первом такте работы устройства в эти регистры загружаются и-разрядные двоичные коды дробных частей делимого и делителя, которые являются правильными положительными дробями, причем дробная часть делимого загру" . жаются в и разрядов регистра 1, расположенных справа от запятой, с одновременной записью нуля в разряд, 1 расположенный слева от запятой.

Предполагается, что все регистры .устройства реализованы на двухтактных синхронных DV-триггерах..Запись информации в регистры производится по синхроимпульсу при наличии разрещающего потенциала на их V-входах. 50

Сумматор .3 частного предназначен для хранения частного. Он также участвует при выполнении операции деления в процессе формирования правильного значения частного. После . завершения деления образованное в сум" маторе 3 частное поступает на выход

20 частного устройства. Как и в про5

l0

I5

Э5 тотипе, сумматор 3 частного может быть построен на комбинационном сумматоре в регистре. Обнуление сумматора 3 производится путем подачи с входа 18 устройства импульса на его синхровход и разрешающего потенциала с первого выхода 42 блока 16 управления.

Запись информации в сумматор ! также осуществляется .по синхроимпульсу при наличии разрешающего потенциала на его входе разрешения записи, который соединен с вторым выходом 43 блока. 16 управления. В ходе выполнения собственно деления чисел в каждом такте работы устройства в сумматоре 3 частного осуществляется прибавление к его содержимому, сдвинутому на К-1 разрядов в сторону старших разрядов, значения К очередных цифр частного, поступающих на входы его младших разрядов с выходов

29 регистра 14 цифр частного (старшая цифра из К очередйых цифр частного является корректирующей для частного, сформированного к данному моменту в сумматоре 3 частного).

В блоке 4 осуществляется перемножение К-разрядного частного, сформированного на выходах 29 регистра 14 цифр частного и поступающего на вхо-,:; ды второй группы блока 4 умножения и и-разрядного делителя, хранимого в регистре 2 и поступающего на входы первой группы блока с выходов 22 регистра 2. На выходах 30 и 31 первой и второй групп блока 4 умножения образуется произведение в двухрядбыть разработан известными методами и может быть реализован в виде совокупности из n/ÊÊ»ðàçðÿäíûõ двоичных двухрядном коде (на выходах 32 вычитателя 5 образуется значение разности, а на выходах 33 ; значение заема остатка). На входы уменьшаемого вычитателя 5 поступает .с выходов 21 реги-. стра 1 значение текущего остатка, К цифр частного в двухрядном коде.

Как и в прототипе, первый вычитатель

5 комбинационного типа без распростра11

17 нения заема и может быть реализован на одноразрядных двоичных вычитателях.

Второй вычитатель 6 осуществляет преобразование двухрядного кода очередного остатка, образованного на выходах 32 и 33 первого вычитателя 5, в однорядный код. Он является вычитателем комбинационного типа с распространением заема. С выходов 36 второго вычитателя 6 значение очередного остатка в однорядном коде запи-. сывается в регистр 1 делимого.

С помощью третьего вычитателя 7, второго 1О и третьего 8 коммутаторов„ сумматора 9 принудительного.округле.ния делителя и блока 11 деления усеченных чисел, состоящего из узла

12 вычисления обратной величины и узла t3 умножения, .в устройстве по значению старших разрядов делимого (остатка) и делителя формируется

К двоичных цифр частного, причем его формирование происходит параллельно с работой второго вычитателя 6, на выходах 36 которого образуется значение очередного остатка в одноряд" ном коде. Если делимое Х и делитель

Y — правильные нормализованные двоичные дроби, т.е. 1/2 X,Y с 1, то для получения в устройстве К очередных цифр частного (один разряд - слева от запятой, остальные - справа от э запятой) с точностью до единицы их младшего разряда с весом 2 достаточно обрабатывать в блоке 11 К+4 старших разрядов остатка (один разряд -, слева от запятой, остальные разряды - справа от запятой) и K+3 старших разрядов делителя (все разря; ды справа от запятой). А чтобы значение этих К цифр. частного не превыша- ло истинное значение, т.е. чтобы было равно истинному значению или было меньше его на единицу младшего раз.ряда с весом 2 " 1, а сумматоре 9 осуществляется принудительное увели-; чение значения старших разрядов де лителя на единицу их младшего разряда, а в третьем вычитателе 7 производится принудительное уменьшение зна- .. чения старших разрядов остатка на единицу их младшего разряда.

35844

1О

8ычитатель 7 комбинационного типа с распространением заема. На его входы уменьшаемого и вычитаемого с выходов 34 и 35 старших разрядов вычитателя 5 подается значение K+5 старших разрядов (два разряда слева от запятой, остальные - спра" ва от запятой) разности и заема двухрядного кода очередного остатка, образованного на выходах 32 и 33 вычитателя 5. На выходах 37 вычитателя

7 образуется К+4 младших разрядов (К+5)-разрядного результата, а на выходе 38 - старший разряд (К+5)-раэ",рядного результата, Вход заема вычитателя 7 соединен с входом 19 логической единицы устройстВа.

Фактически с помощью вычитателя 7 в устройстве осуществляется опережающее формирование значения старших разрядов очередного остатка в однорядном коде, так как малоразрядный вычитатель 7 работает быстрее много2О . разрядного вычитателя 6.

С помощью третьего коммутатора 8 осуществляется передача на входы сумматора 9 принудительного округления делителя значения К+3 старших разрядов (все разряды - справа от запятой) кода делителя либо шины 17 данных устройства, либо с выходов 23 регистра 2. На фиг2; приведена функциональная схема коммутатора, который содержит К+3 логических элементов

46 2И-ИЛИ.

Коммутатор 8 работает следующим образом. Если на его первом управляю -. щем входе, который подключен к первому выходу 42 блока 16 управления, З5 присутствует сигнал логической единицы, то на выходы 24 коммутатора 8 с выходов 41 старших разрядов дели" теля шины tj данных устройства передается значение К+3 старших разрядов

4О делителя (все разряды - справа оТ запятой). Если же на второй управляющий вход коммутатора 8, который подключен к второму выходу из блока 16 управления, поступает сигнал логичес кой единицы, то на выходы 24 комму.= татора 8 передается значение К+3 старших разрядов делителя (все разряды - справа от запятой) с выходов

23 регистра 2 делителя °

И

Сумматор 9 (К+3)-разрядный комби" национного типа. На его вход перено са с входа 19 устройства поступает сигнал логической единицы с весом (к-s)

2 . На выходах 25 сумматора 9 образуется (К+4)-разрядный результат (один разряд - слева от запятой, а остальные - справа от запятой), кото. а

1735844

14 рый далее поступает на входы делителя блока деления усеченных чисел.

С помощью коммутатора 10 осуществляется передача на входы делимого блока 11 деления усеченных чисел значения (К+4)-разрядного кода (один разряд - слева от запятой, а остальные -. справа от запятой). Коммутатор

10 работает следующим образом. Если на его первом управляющем входе, который подключен к первому выходу 42 блока 16 управления, присутствует сигнал логической единицы, то на выходы 27 коммутатора 10 с выходов 40 старших разрядов делимого шины 17 данных устройства подаются К+3 старших разрядов делимого (один разрядслева от запятой, остальные - справа), так как в первом такте К цифр частного формируется по однорядному коду остатка. Если же на второй управляющий вход коммутатора 10, который подключен к второму выходу 43 блока 16 управления, поступает сигнал логической единицы, а на третьем управляющем входе, который соединен с выходом 38 старшего разряда вычитателя 7, присутствует сигнал логического нуля, то к его выходам 27 под- . ключаются информационные входы первой группы, на которые подается с выходов 37 значение К+4 младших разрядов результата вычитателя 7 (один . разряд - слева от запятой, а все остальные разряды — справа от запятой), . Если же в этом случае на третьем управляющем входе коммутатора 10 при-..., сутствует сигнал логической единицы, .то передача информации на его выходы 27 с информационных входов первой группы блокируется, т.е. на выходах

27 .коммутатора 10 формируется нулевой

0.000...0 к+4

В блоке 11 осуществляется деление (К+4)-разрядных двоичных чисел (один их разряд - слева от запятой, а все остальные - справа от запятой) с образованйем на выходах 28 К цифр частного.

В блоке 11 деление осуществляется путем умножения значения делимого на значение обратной величины дели, теля.

Для этого блок 11 содержит комбинационный узел 12 вычисления обратной величины (на его выходах 26 образуется (К+2)-разрядный код старших

t5

20 разрядов обратной величины) и комбинационный узел 13 умножения. Узел !2 может быть реализован подобно описанному или же совместно с сумматором "

9 на ПЗУ по соответствующей таблице истинности. Блок 11 деления усеченных чисел может быть реализован и другими способами, например в виде одно : тактной делительной матрицы, реализующей алгоритм деления с восстановлением или без восстановления остатка.

Регистр 14 предназначен. для временного хранения сформированных на выходах 2S блока 11 К .очередных цифр частного. Запись в него информации производится по синхроимпульсу при наличии на его входе разрешения записи сигнала логической единицы, который подключен к третьему выходу

44 блока 16 управления.

С помощью первого коммутатора 15 осуществляется передача на информационные входы регистра 1 либо делимого с шины 17 данных устройства, когда на первом выходе 42 блока 16 управления сформирован сигнал логической единицы, либо однорядного кода остатка, образованного на выходах

36 второго вычитателя 6, когда на втором выходе 43 блока 16 управления имеется сигнал логической единицы.

Коммутатор 15 может быть реализован на элементах 2И-2ИЛИ.

35 Блок 16 управления координирует работу всех узлов и блоков устройства при выполнении на нем операции деления чисел, Как и в прототипе, он может быть реализован различными ме40. тодами. На фиг.3 в качестве примера приведена реализация блока 16 управления на счетчике 47 и памяти 48 мик; рокоманд. Счетчик 47 накапливающего типа предназначен для ес ественной адресации микрокоманд. Вход счета счетчика 47 Соединен с входом 18 синхронизации устройства. В качестве памяти 48 микрокоманд может быть применена быстродействующая посто>9 янная память емкостью (М+2)х4, где и-1

М = ----- - число тактов собственК-1 но деления, в течение которых в устройстве формируется М ° (К-1)+1 цифр частного; j X$ - ближайшее целое, большее или равное Х. В самом начале работы устройства счетчик 47 устанавливается в некоторое исходное

15 1735844 16 состояние, например сбрасывается в 41 шины данных 17 устройства, на нуль (на фиг.3 цепь установки счет- выходах 28 блока 11 деления усеченчика 47 в исходное состояние не по- ных чисел формируется значение Z1 казана). На фиг.4 показана микропрог- самых старших К цифр частного ре5

У рамма работы устройства. гистры 1,2 и 14 подготовлены к приему

Если в устройстве после эаверше- информации, а сумматор 3 частного -. к ния операции деления двух чисел не обнулейию. С приходом первого импультребуется формирование и запись в са на вход 18 синхронизации устройстрегистр 1 правильного конечного зна- 1 ва осуществляется запись двоичных чения остатка, то разрядность регист- кодов делимого Х и делителя Т в ра 1 может быть уменьшена на К-2 регистры 1 и 2 соответственно, в реразрядов. Это возможно потому, что в гистр 14 - значения й! самых старших устройстве для формирования К очеред- K цифр частного Z и обнуление сумманых цифр частного используется эна!

5 тора 3 частного счетчик 47 блока 16

У чение двухрядного кода остатка, сфор- управления устанавливается в состоямированього на выходах 32 и 33 вычи- ние "!". тателя 5. В этом случае нв должна про- После завершения действия первого изводиться запись К-3 старших раз- импульса на входе 16 синхронизации рядов делимого в регистр 1 с шины 20 устройства первый такт работы устрой17 данных устройства. Уменьшение раз- ства заканчивается. Рядности регистра 1 делимого приве- Во втором такте в первом из M такдет к уменьшению разрядности вычита- тов собственно деления работы устрой-, теля 6 и коммутатора 15 на К-2 раз- ctaa на втором 43 и третьем 44 вырядов. Вычитатели 5-7 могут быть заме- 5 ходах блока 16 управления образуются нены сумматорами. В этом случае на сигналы логической единицы (микровыходах 32-35 остаток формируется в программа на фиг,4). Под действием двухрядном коде, образованном пораз-:. этих управляющих сигналов в устройстрядными суммами и поразрядными пере- ве выполняются следующие действия." носами. Поэтому вычитатели 6 и 7 сле- с помощью блока 4 умножения формирудует заменить сумматорами. Для полу- ется в двухрядном коде значение про30 чения в устройстве К цифр частного изведения Y g Z1., а с помощью перс недостатком на вход переноса сум- . вого 5 и второго 6 вычитателей на матора 7 необходимо подавать нулевой выходах 36 последнего образуется код. значение первого остатка X-Y ° Z1

Устройство для деления чисел рабо- 35 в однорядном. коде, которое далее тает следующим образом. через первый коммутатор 15 передаетПусть в исходном состоянии на ши- . ся на информационные входы регистра не 17 данных устройства присутствуют 1 со сдвигом на К-1 разряд в направ-беэ знаков и-Разрядные двоичные коды i ленни стаРших РазРЯдов, по значению делителя Y и делителя X (т.е. коды . 40 стаРших РазРЯДов Раэности и заема, дробных частей делителя и делимого), " образованному на выходах 34 и 35 а счетчик 47 блока 16 управления вычитателя 5, на выходах 37 младших.. установлен в начальное нулевое сос". : РазРЯдов вычитателЯ 7 формиРУетсЯ тояние. Тогда на первом 42 и треть- значение старших РазрЯдов однорЯдного " ем 44 выходах блока !6 управления 45 кода пеРвого остатка в пРедположении, сформируются единичные сигналы под что сигнал заема из млаДших РазрЯДов

1 действием которых первый коммутатор, .полноразРЯДного остатка Равен еДини!

5 пропускает .на информационные вхо- це, которое далее через второй комды регистра значение делимого У с .. мУтатор 1О передаетсЯ (если только ны 17 данных устройства, второй Я сигнал на выходе 38 стаРшего РазрЯкоммутатор 10 пропускает на входы да вычитателя 7 не равен единице) на делимого блока 1 деления усеченных входы делимого блока 11 деления усе" чисел значение старших разрядов дели- ченных чисел, тРетий коммУтатор 8 мого с выходов 40 шины 17 устройст- пропускает на входы разрядов суммато ва, третий коммутатор 8 пропускает Я ра 9 принудительного округления де« на входы сумматора 9. принудительно-. лителя значение старших разрядов го округления делителя значение делителя с выходов 23 регистра 2. дестаршь х разрядов делителя с выходов лителя, на выходах 28 блока 11 де"

173.5844

17 го которого соединены с выходами второго коммутатора, выходы блока деления усеченных чисел соединены с информационными входами регистра цифр частного, выходы которого соединены с входами второй группы блока умножения и с входами младших Разря-5 дов сумматора частного, выходы старших разрядов разности и заема первого вычитателя соединены с входами уменьшаемого и вычитаемого третьего вычитателя соответственно, вход зае40 ма третьего вычитателя соединен с

55 ления усеченных чисел получается значение Z2 следующих К двоичных цифр частного Е, к содержимому сумматора 3 частного (в этом такте содержимое сумматора 3 еще равно нулю), сдвинутому на К-1 разряд в сторону его старших разрядов, осуществляется прибавление значения Z1 частного

Z, которое хранится в течение второго такта в регистре.14 цифр частноro и подается на входы младших разрядов сумматора 3 частного; регистры

1 и 14 в сумматор 3.частного подготовлены к приему информации. Если на выходе 38 старшего разряда третьего вычитателя 7 сформирован сигнал логической единицы, то на вход делимого блока деления усеченных чисел поступает нулевой двоичный код. С приходом второго синхроимпульса на вход

18 синхронизации устройства осуществ.ляется запись в регистр 1 делимого значения первого остатка, в регистр

14 - значения Z2 очередных К. двоичных цифр частного Z, в младшие раз.ряды сумматора 3 частного записывается значение Z1 самых старших К двоичных цифр частного Е, счетчик 47 блока 16 управления переводится в состояние "2". На этом второй такт рабо. ты устройства заканчивается и далее выполняется еще M-1 аналогичных тактов, s течение которых (включая второй такт) формируется в сумматоре 3 частного (Их(К-1)+11 двоичных цифр . частного Z. В каждом из этих тактов старшая цифра из К очередных двоичных цифр частного, образованных на выходах 29 регистра 14 и поступающих на. входы младших разрядов сумматора

3 частного, подсуммируется к младшему разряду содержимого сумматора 3, сдвинутому на К- 1 разрядов в сторону его старших разрядов, После завершения . (И+2)-го такта на четвертом выходе 45 блока 16 управления появляется сигнал логической единицы, сигнализирующий об окончании в устройстве операции деления чисел.

Формула изобретения

Устройство для деления чисел, содержащее регистр делимого, регистр делителя, сумматор частного, сумматор принудительного округления делителя, блок деления усеченных чисел, блок умножения, регистр цифр частного, три вычитателя, два комму5

3 татора, блок управления, причем выходы делителя и делимого через шину данных устройства соединены с информационными входами регистра делителя и с информационными входами первой группы первого коммутатора соответственно, выходы первого коммутатора соединены с информационными входами регистра делимого, выходы которого соединены с входами уменьшаемого первого вычитателя, входы вычитаемого и заема которого соединены с выходами первой и второй групп блока умножения соответственно, выходы разности и заема первого вычитателя соединены с входами уменьшаемого и вычитаемого второго вычитателя соответственно, выходы которого соединены с информационными входами второй группы перcoro коммутатора, входы первой группы блока умножения соединены с выходами регистра делителя, вход логической единицы устройства соединен с входом переноса сумматора принудительного .r округления делителя, выходы которого соединены с входами делителя блока деления усеченных чисел, входы делимовходом логической единицы устройства, выходы младших разрядов третьего вычитателя соединены с информа— ционными входами первой -руппы второго коммутатора, информационные входы второй групп которого соединены с выходами старших разрядов делимого через шину данных устройства, вход синхронизации которого соединен с синхровходами регистров делимого и делителя, сумматора частного, регист ра цифр частного и блока управления, первый выход блока управления соединен с входом разрешения записи регистра делителя и с входом установки в "0" сумматора частного, а также с первыми управляющими входами первого и второго коммутаторов, второй выход блока управления соединен с вторыми

19 17358 управляющими входами первого и второго коммутаторов и с входом разрешения записи сумматора частного, третий . выход блока управления соединен с входом разрешения записи регистра дели5 мого и регистра цифр частного, четвертый выход блока .,Управления являет ся выходом сигнализации окончания деления устройства, выходы сумматора частного являются выходами частного устройства, выход старшего разряда третьего вычитателя соединен с третьим управляющим входом второго коммутатора, о т л и ч а ю щ е е с sl тем,. что, с целью повышения быстродействия

44 20

Устройства оно содержит третий ком мУтатоР, информационные входы первои гРуппы которого соединены с выходами старших разрядов регистра делителя, информационные входы второй группы коммутатора соединены с выходами старших разрядов делителя через шину данных устройства, выходы третьего коммутатора соединены с входами сум-! матора принудительного округления делителя, первый и второй управляющие входы третьего коммутатора соединены с первым и вторым управляющими входами первого коммутатора соответственно.

1735844

Составитель З.Сафонова

Редактор Л.Гратилло Техред Л.Олийнык Корректор И.Самборская

Заказ 1816 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, уп. Гагарина, 101