Устройство для контроля цифровых узлов

 

Изобретение относится к вычислительной технике и может быть использовано np,i отладке, контроле и диагностике узлов цифровой вычислительной техники. Целью изобретения является увеличение быстродействия устройства за счет уменьшения количества слов, выдаваемых при задании тестов и принимаемых для анализа реакций С этой целью в устройство, содержащее блок микропрограммного управления, блок задания тестов и анализа реакций, труп iy из п триггеров, регистр теста, регистр о зета, блок счетчиков импульсов, группу из п элементов И, группу из п элементов эгдержки и многоразрядный ключ, введены дешифратор , мультиплексор и сдвиговый регистр. 1 з п. ф-лы, 8 ил. ел С

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4839825/24 (22) 03.05,90 (46) 23.08.92. Бюл. N. 31 (71) Конструкторское бюро "Шторм" при

Киевском политехническом институте им. 50-летия Великой Октябрьской социалистической революции (72) В.Г.Галаган, Т.В.Ивасенко и Б.А.Некрасов (56) Авторское свидетельство СССР

N 974375, кл. 6 06 F 15/4 6, 1981.

Авторское. свидетельство СССР

М 1573593, кл. G 06 F 11/26. (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЦИФРОВЫХ УЗЛОВ

Изобретейие относится к вычислительной технике и может быть использовано при отладке, контроле и диагностике узлов цифровой вычислительной техники. Цель изобретения — увеличение быстродействия устройства за счет уменьшения количества слов, выдаваемых при заданйи тестов и принимаемых для анализа реакций, Ка фиг.1 представлена функциональная схема устройства; на фиг.2 — функциональная схема блока микропрограммного управ- ления; на фиг.3 и 4 — блок-схема алгоритма работы блока микропрограммного управления; на фиг.5 — формат адреса на выходе адресного порта интерфейса; на фиг 6— блок счетчиков импульсов, вариант исйолнения; на фиг.7- временная диаграмма им-. пульсов, выдаваемых блоком счетчиков импульсов; на фиг.8 — блок задания тестов и анализа реакций. вариант исполнения, .ЯД, 1756894A1 (si)5 О 06 Г 11/22 (57) Изобретение относится к вычислительной технике и может быть использовано при отладке, контроле и диагностике узлов цифровой вычислительной техники. Целью изобретения является увеличение быстродействия устройства за счет уменьшения количества слов, выдаваемых при задании тестов и принимаемых для анализа реакций, С этой целью в устройство, содержащее блок микропрограммного управления, блок задания тестов и анализа реакций, груп 1у из и триггеров, регистр теста, регистр о- åта, блок счетчиков импульсов, группу из и элементов И, группу из и элементов з;дсржки и многоразрядный ключ. введены дешифратор, мультиплексор и сдвиговый регистр. 1 з.п. ф-лы, 8 ил.

Устройство для контроля цифровых узлов (фиг.1) содержит блок 1 задания тестов д и энализэ реакций, блок 2 микропрограммного управления, вход кода операции и входы логических условий которого подключены соответственно к выходу режима контроля (линий управления) и выходу Ю признака контроля (адресному порту) блока Q

1. Кроме того. устройство содержит дешиф- ф ь ратор 3; управляющие втгодн которого соединены с выходом блока 2. а его выходы соединены с С-входами триггеров 4 группы

D-триггеров;регистр 5 теста, входы которого соединены с выходами триггеров 4, а выход регистра 5 соединен c èíôáðìàöèîíными входами ключа 6 с тремя состояниями, выход которого является выходом устройства для подключения к входу контролируемого узла, Устройство также содержит элементы И 7, первые входы которых соеди- нены с соответствующйрм входом регистра 5, 1756894

10

40

55 вторые входы элементов 7 через элемент 8 задержки соединены с тем же выходом регистра 5, а его выход соединен с управляющим входом (входом управления третьим состоянием) ключа 6. Входы регистра 9 ответа подключены к выходам ключа 6, а выходы регистра 9 — к входам мультиплексора

10. Выход мультиплексора 10 соединен с входом сдвигового регистра 11, параллельный вход-выход которого соединен с информационным входом-выходом блока 1, а выход регистра 11 соединен с входами регистра 4. Информационный вход блока 12 счетчиков импульсов соединен с информационным входом-выходом блока 1, а первый, второй и третий входы разрешения записи и синхровход блока 12 подключены к выходам блока 2. Первый выход блока 12 соединен с синхровходом регистра 5, второй выход блока 12 является синхровходом объекта контроля, а третий выход- синхровходом регистра 11.

Выходы блока 2 микропрограммного управления соединены с синхровходом управления параллельной записи и входом управления чтением регистра 11 и стробирующим входом дешифратора 3. Дешифратор 3 может быть выполнен, например, на элементе 155ИДЗ, группа триггеров

4 — на элементах 555ТМ2, регистр 5 — на элементах 531ТМ9, элементы 8 — в виде RCцепочек, ключ 6 — на элементах 155ЛП8, регистр 9 — на элементах 555ТМ9, мультиплексор 10 — на элементах 155КП1, сдвиговый регистр 11 — на элементах 531ИР24, Блок 2 микропрограммного управления (фиг.2) содержит мультиплексор 13 условий, формирователь 14 следующего адреса. память 15 микрокоманд, регистр 16 микрокоманд, дешифратор 17 микрокоманд, Кроме того, в состав блока 2 входят память 18 признаков, счетчик 19 адреса регистр 20

- адреса. Входы 21 мультиплексора 13 соединены с адресным портом блока 1 и входом регистра 20, входы 22 мультиплексора 13— с линиями входа логических условий блока . 1 и входом данных памяти 18, а еще один вход мультиплексора 13 соединен с выходом переноса счетчика t9. Выход 23 памяти t8 соединен с управляющими входами дешифратора 3 и мультиплексора 10. Выход мультиплексора 13 соединен с первым входом формирователя 14, выход которого соединен С входом памяти 15, а выход памяти

15 микрокоманд — с входом регистра 16. Три выхода регистра 16 соединены соответственно с вторым входом формирователя 14, входом дешифратора 17 и управляющим входом мультиплексора 13. Первые два выхода дешифратора 17 соединены с входом сброса и входом приращения счетчика 19, третий выход — с синхровходом регистра 20, четвертый выход — с входом управления записью-чтения памяти 18, адресные входы которой подключены к выходу счетчика 19 и выходу регистра 20. Остальные выходы дешифратора 17 равноценны и составляют множество выходов блока 2 микропрограм-. много управления.

Мультиплексор 13 условий может быть выполнен,.например, на элементе 531КП15, формирователь 14 — на элементе 531ЛП5, память 15 микрокоманд — на элементах

556РТ4, дешифратор 17 — на элементах

531ИД7, регистр 16 — на элементах

531ИР18, память 18 — на элементах 155РУ7, счетчик 19 — на элементах 531ИЕ17, регистр

20 — на элементах 555ТМ8.

Блок 12 счетчиков импульсов может быть построен по схеме, приведенной на фиг.6, В его состав входят вычитающие счетчики 24-27, тактовый генератор 28, О-триггер 29, RS-триггер 30.. Входы разрешения записи 31 — 33 счетчиков 24-26 соответственно,а также синхровход 34 0-триггера 29 соединены с выходами блока 2. Информационные входы счетчиков 24-26, которые обьединены между собой и составляют информационный вход 35 блока 12, соединены с входом-выходом данных блока 1, Прямой выход триггера 29 соединен с управляющим входом тактового генератора

28; а инверсный выход триггера — с входом записи-счета вычитающего счетчика 27. Выход тактового генератора 28 соединен с синхровходами счетчиков 24-27. Выходы переноса счетчиков 25 и 26 соединены с установочными входами RS-триггера 30, выход переноса счетчика 27 соединен с R-входом триггера 29. Инверсный выход старшего разряда счетчика 27, выход переноса счетчика 24 и выход триггера 30 образуют соответственно выходы 36-38 блока

15. Выход 36 соединен с синровходом регистра 5 теста, выход 37 — c синхровходом регистра 9 ответа, а выход 38 — с синхровходом объекта контроля.

Счетчики 24-27 могут быть построены, например, на элементах 500ИЕ136, тактовый генератор — на элементе 531ГГ1, триггеры 29 и 30 — на элементах 500ТМ131.

Структура блока 1 задания тестов и анализа реакций (фиг.8) аналогична структуре одноименного блока в известном устройстве для контроля и включает буферный регистр 39 данных, буферный регистр 40 адреса и шифратор 41 управления каналами. Шина 42 соединяет блоки 39-41 с ЭВМ

43, выход 44 является портом данных, а выход 45 — адресным портом. Шифратор 41

1756894 управления каналами формирует сигналы

"Разрешение записи" 46 и "Разрешение считывания" 47. Сигналы 46 и 47 образуют линии 48 управления интерфейса, ЭВМ 43 . обеспечивает реализацию алгоритмов гене- 5 рации тестов и анализа реакций. Блоки 3941 вместе со связями образуют интерфейс связи ЗВМ с устройством контроля.

Устройство работает следующим образом. 10

После включения устройства выполняется настройка блока 12 и загрузка памяти

18. Настройка заключается в задании временных параметров выходных синхроимпульсов с выходом 36-38 путем записи в 15 счетчики 24-26 кодов, on редел я ющих задержки Т2 — T4 (фиг.7). Эта операция осуществляется следующим образом. ЭВМ выдает в канал 42 команду разрешения записи, сопровождая ее адресом абонента и 20 кодом информации, подлежащей записи.

Если адрес абонента соответствует адресу интерфейса, последний ретранслирует младшие разряды в адресный порт 45, а данные — в порт 44 данных. Кроме того; 25 интерфейс выдает сигнал "Разрешение записи" в линию 46. Информация с адресного . порта и линии управления интерфейса поступает на вход блока 2, где и происходит ее анализ, Алгоритм работы блока 2 управле- 30 ния представлен на фиг,3 и 4. Формат адреса, поступающего с выхода 45 блока 1 на входы логических условий блока 2 представ- лен на фиг,5.

Разряды 0...4 отведены для адреса реги- 35 стра, разряд 5 — для признака обращения к триггерам 4 или к регистру 9 ответа, а разряд 6 — для признака обращения к другим регистрам.

Адреса абонентов распределены следу- 40. ющим образом: адреса 0...15 предназначены для записи в память 18 закона распределения разрядов тестирующего слова; адреса 16...31 — для записи в память

18 закона распределения разрядов считываемого слова; адреса 32...47 — для записи слова в триггеры 4; адреса 48...63 — для считывания слова из регистра 9 ответа; адрес 64 — адрес счетчика 19 адреса; адреса

64, 66. 67 и 68 соответствуют адресам счет- 50 чиков 24, 25, 26 и триггеру 29 блока 12 соответственно; адрес 69 — адрес обращения к сдвиговому регистру 11.

Блок 2, получив команду "Разрешение записи", анализирует состояние входов логических услбвий и в результате формирует сигнал на. выходе дешифратора 17. соединенном с входом соответствующего perMcipa (фиг.3 и 4). Появление сигналов на:одном иэ входов 31, 32 или 33 приводит к загрузке о в счетчик 24, 25 или 26 соответственно информации из блока 1.

ЗагpYÇK3 производится следующим образом, На выходе блока 1 появляется команда

"Разрешение записи", сопровождаемая адресом счетчика 19. После получения команды "Разрешение записи" блок 2 анализирует адрес абонента и выдает на соответствующем выходе дешйфратора 17 сигнал, который сбрасывает счетчик 19 в

"0". На выходе блока 1 опять появляется сигнал "Разрешение записи", адрес зонй памяти 18 и код, который требуется записать в память. Блок 2, проанализировав эти сигналы, выдает сигнал записи в регистр 20 (записывается адрес зоны памяти) и сигнал записи в память 18. а затем сигнал приращения — в счетчик 19, Счетчик 19 увеличивает свое состояние. На выходе порта 45 блока

1 появляется новый код,: который сопровождается командой "Разрешение записи" (адрес зоны памяти остается прежний). Блок 2 обеспечивает запись этого кода в память.

После заполнения:всей зоны блок 1 выдает адрес следующей зойы памяти 18 и так далее, пока все ее зоны не будут загружены.

После загрузки блоков 12 и 18 производится загрузка регистра 11. Загрузка производится через блок 1, Иэ блока 1 поступает адрес регистра 11, код записи и сигнал "Разрешение записи", Проанализировав эти сигналы, блок 2 выдает йа вход управления

:регистра 11 команду "Параллельное занесе.ние", а на синхровход — сигнал записи, t1oсле записи кода в регистр 11 производится формирование тестируащего воздействия путем записи разрядов кода из регистра 11 в определенные триггеры 4.

Запись осуществляется следующим об-о разом.

Вначале осуществляется сброс счетчика

19 а ""0". Затем на выходе блока 1 появляется сигнал "Разрешение записи" и адрес зоны памяти 18, где содержится таблица, определяющая закон распределения разрядов rieредаваемого слова в:триггерах 4. Блок 2 микропрограммного управления, йроанализировав эти сигналы, ocyществляет запись адреса зоны памяти в регистр 20 и выдае импульс на стробирующий вход дешифрато- . ра 3. На управляющие входы дешифратора

3 поступает код иэ памяти 18, который определяет в какой из триггеров 4 будет записан разряд слова, поступивший с выхода регистра 11 на О-входы группы триггеров 4, После записи блок 2 выдает сигнал сдвига в регистр 11, импульс приращения — в Счетчик

19 и осуществляет анализ признака переноса на выходе счетчика 19. Если признака

1756894 переноса нет, то аналогичным образом осуществляется запись следующего разряда тестирующего слова в выбранный триггер 4 и так далее, до тех пор, пока не появится признак переноса, что означает заверше- 5 —:-ние записи всех разрядов слова из регистра 11

Тестирующее воздействие может состоять из нескольких слов ЭВМ, так как его .разрядность может превышать разрядность 10

:" шины данных ЭВМ. Поэтому циклов записи . слона н регистр 11 и запись его разрядов с . выхода триггера 4 повторяется требуемое число раз, При этом, для каждого нового . слова блок 1 выдает н регистр 20 очередной 15 адрес зоны памяти 18. Когда будут записаны в триггеры 4 разряды всех слов, образующих тестирующее воздействие, необходимо осущестнить передачу его в регистр 5 теста. .: Эта операция осуществляется с появлением 20 в блоке 1 адреса триггера 29. При этом блок

? выдает сигнал входного воздействия на вход 34 блока 12, а последний с заданной задержкой выдает импульсы с выходов 3638. В результате появления сигнала на ны- 25 ходе 36 осуществляется прием информации из группы триггеров 4 в регистр 5 теста. С выхода регистра 5 тестирующее слово поступает на входы элементов 8 задержки, входы элементов И 7 и ключа 6, С выхода 30 ключа 6 оно поступает нэ объект контроля и на входы регистра 9.

Один разряд ключа 6 совместно с подключенным к нему элементом И 7 и элементом 8 задержки работает следующим 35 образом. Пусть выход ключа 6 подключен к пассивному входу обьекта узла контроля, а на выходе регистра 5 теста — нулевое логическое состояние. Тогда на выходе элемента

И 7, а следовательно, и на управляющем 40 входе ключа 6 нулевое логическое состоя ние. При этом ключ 6 находится в активном состоянии и логический уровень: на его выходе определяется состоянием его информационного входа, т.е. нулевой, Как только 45 состояния на выходе регистра 5 теста изменятся на единичные,, выход ключа 6 также йереключается в единичное состояние и обеспечивает быстрый (за счет малого выходного сопротивления) перезаряд выход- 50 ной емкости объекта контроля. С задержкой

Т, определяемой(элементом 8 задержки, на выходе элемента 8 появляется логическая

"1". В результате на выходе элемента 7 также появляется "1" и переводит ключ 6 в 55 третье устойчивое состояние. C этого момента йремейи логический уровень на выхо-. де ключа 6 (для микросхем ТТЛ) может поддерживаться; например, с помощью резистора, через который каждый выход реги-. стра 8 может быть подключен к источнику электропитания.

При переключении разряда регистра 5 из единичного н нулевое состояние элемент

И 7 закрыт, ключ 6 переведен в активное состояние и на его выход проходит сигнал нулевого уровня с информационного входа.

Таким образом, когда вход обьекта кон-троля находится в пассивном состоянии, логический уровень на нем повторяет логический уровень на выходе регистра 8 теста, а время переключения логических сигналов определяется характеристиками ключа 6.

Пусть вход обьекта контроля находится н активном состоянии (т.е. является. выходом), В этой ситуации логический уровень на выходе ключа 6 должен определяться состоянием обьекта контроля. Это условие может быть выполнено эа счет перевода ключа 6 н третье устойчивое состояние путем установки разрядов регистра 5 теста в "1" (это достигается путем сброса в "1" всех триггеров

4 при включении питания устройства).

Таким образом, предлагаемая схема включения элементов 7 и 8 и ключа 6 обеспечивает как подачу тестирующих воздействий на обьект контроля, так и получение с его выхода результатов тестирования.

Тестирующее слово на выходе регистра

9 сопровождается синхроимпульсом, выдаваемым блоком 12 с ныхода 38, Параметры импульса и его временное расположение относительно момента приема в регистр 5 теста задается на этапе настройки блока 12, Этот блок об спечивает управление временными параметрами синхроимпульсов при помощи кодов, загруженных в его счетчики по входу 35 иэ блока 1.

Из блока 1 в блок 12 поступают три

m-разрядных кода: код t2, код т3 и код t4, загруженные н счетчики 24 — 26 соответственно путем подачи сигналов управления нэ входы 31 — 33 соответственно, Названные три кода определяют временные соотношения и форму синхроимпульсов, приведенную на фиг.7, где временные интервалы t2, t3 и t4 пропорциойальны кодам: код t2, код

t3 и код t4; причем интервал t1, а также длительности первого и второго синхроимпульсов фиксированы. Отсчет временных интервалов осуществляется от переднего фронта импульса входного воздействия, ïoступившего на вход 34 с выхода блока 2.

Коэффициент пропорциональйости между кодом и соответствующим интервалом определяется периодом Тг тактового генератора 28, работающего в старт-стопном режиме, т.е, ф) - (код ti)) ° Тг.

1756894

10 ливается триггер 29, Сигнал с прямого выхо- 15 да триггера 29 включает генератор 28, а

30

35 ля

40 реакции обьекта на тестирующее воздейст- 45 вие (количество сЛов в ответе обьекта на .тестирующее воздействие зависит от количества выходных разрядов объекта контро- ля и разрядности шины данных ЭВМ).

Происходит это следующим образом. 50

На выходе блока 1 появляется команда

"Разрешение чтения", сопровождаемая ад- ресом зоны памяти 18для считывания"слова из регистра 9. Блок 2, проанализировав cq55

Значение периода Т может достигать

10 нс при выполнении управляющих формирователей на микросхемах быстродействующей эмиттерно-связанной логики (например, серии 500). Разрядность кодов обычно может приниматься равной 7-12 двоичных разрядов в зависимости от максимальных значений временных интервалов.

После загрузки в счетчики 24 — 26 коДОв

t2, т3 и t4 из блока 1 и загрузки в счетчик 27 константы 2 — 1 (эта константа записывается в счетчик по сигналу с выхода триггера 29) подается сигнал запуска на вход 34 блока

12, по переднему фронту которого устанавсигнал с инверсного выхода устанавливает режим вычитания счетчика 27. Под воздействием тактовых импульсов происходит вычитание кодов из всех счетчиков. При достижении нулевого значения кода в каждом счетчике формируется импульс переноса, временное положение которото смещено относительно сигнала на входе 34 на время, пропорциональное коду. На выходе 36 импульс появляется, когда в счетчике

27 код становится равным 2 -1 При достижении нулевого значения кода в счетчике 27 формируется импульс переноса;" который сбрасывает триггер 29 по sxopy сброса. Выходы переноса счетчиков 25 и 26, воздействуя на RS-входы триггера 30, обеспечивают формирование на выходе триггера синхроимпульсов с выхода 36 для обьекта контро.Разряды тестирующего слова и разряды реакции объекта контроля поступают на вход регистра 9. Момент приема s регистр 9 определяется импульсом с выхода 37 блока

12. С выхода регистра 9 информация поступает на вход мультиплексора 10, который выбирает нужные разряды входной информации и передает их в сдвиговый регистр

11, где формируется первое слово ответной стояние линий управления блока 1 и состояние разрядов адреса, выдает сигнал сброса счетчика 19, а затем сигнал записи в регистр 20. На управляющих входах мульти. плексора 10 появляется код с выхода памяти 18, который пропускает определенный разряд слова с входа мультиплексора 10 на последовательный вход регистра 11. Блок 2, выдает сигнал сдвига в регистр 11 и сигнал приращения состояния в-счетчик 19. После этого анализйруется признак переноса на входе счетчика 19. Если его нет, то осуществляется запись со сдвигом в регистр 11 следующего разряда слова, и так далее, до появления признака переноса. После этого блок 2 формирует сигнал выдачи слова из регистра 11 через порт 45 данных блока 1 в

ЭВМ 43.

Совокупность этих слов в ЭВМ представляет собой ответ объекта контроля на тестирующее воздействие. Дальнейшая обработка реакции обьекта контроля производится в соответствии с алгоритмом тестовой программы, загруженной в ЭВМ 43.

Формула изобретения

1. Устройство для контроля цифровых узлов, содержащее блок микропрограммного управления, блок задания тестов и анализа реакций, группу из п триггеров, регистр теста, регистр ответа, "блок счетчиков им5 пульсов, группу из и элементов И, группу из и элементов задержки, многоразрядный ключ, выход которого и информационный вход регистра ответа образуют вход-выход устройства для пОдкл©чения к входу-выходу обьекта контроля, а -й (i = 1,...,n) информационный вход многоразрядного ключа соединен с i-м разрядом выхОда регистра теста, входом 1-го элемента задержки и одним из входом i-го элемента И, другой вход 1-го элемента И соединен с выходом l-ro элемента задержки, а выход i-го элемента И соединен с управляющим входом 1-го разряда многоразрядного ключа, вход кода операции и вход логических условий блока микропрог.раммного управления подключены соответственно к выходу режима контроля и выходу признака контроля блока задания тестов и анализа реакций, информационный входвыход блока задания тестов и анализа реакций соединен с информационным входом блока счетчиков импульсов, выходы блока микропрограммного управления С первого по четвертый подключены к первому, второму и третьему входам разрешения записи и синхровходу блока счетчиков импульсов, первый выход блока счетчиков импульсов соединен с синхровходом регистра теста, второй выход блока счетчиков импульсов является синхровходом объекта KOHTpoflA, третий выход блока счетчиков импульсов соединен с синхровходом регистра ответа, выход i-го триггера группы триггеров соединен с (-м входом регистра теста, 1-й вход . регистра ответа соединен с 1-м выходом многоразрядного ключа, о т л и ч а ю щ е е1756894 с я тем, что, с целью повышения быстродействия устройства. в него введены дешифратор, мультиплексор и сдвиговый регистр, параллельный вход-выход которого соединен с информационным входом-вы- 5 ходом блока задания тестов и анализа реакций, последовательный вход сдвигового регистра соединен с выходом мультиплексора, а последовательный выход сдвигового регистра соединен с D-входами 10 всех триггеров группы, i-й выход дешифратора соединен с С-входом i-ro триггера группы, 1-й вход мультиплексора соединен с 1-м выходам регистра ответа, а синхровход сдвиговаго регистра, вход разрешения па- 15 раллельной-записи и вход управления чтенйем сдвигового регистра, стробирующий вход дешифратора, управляющие входы дешифратора и мультиплексора соединены соответственно с выходами блока микро- 20 программного управления с первого по шестой, 2. Устройство по п,1, от л и ч а ю щ е ес я тем, что блок микропрограммного управления содер кит мультиплексор условий, 25 формирователь следующего адреса, память микрокоманд, регистр микрокаманд, дешифратор микрокоманд, память признаков, регистр адреса, счетчик адреса, информационный выход которого подключен к первому 30 адресному входу памяти и ризнаков, а выход переноса счетчика адреса подключен к входу логических условий мул ьти плексора условий. первый и второй информационные входы которого, соединены соответственно с входом кода операции и входом кода логических условий блока, информационный вход регистра адреса подключен к входу логических условий блока, вход данных памяти йризнвков подключен .к входу кода операции блока, выход регистра адреса подключен ко второму адресному входу памяти признаков, вход сброса счетчика адреса, вход приращения счетчика адреса, синхровход регистра адреса и входуправления записью-чтением памяти признаков соединены с выходами дешифратора микрокоманд с первого па четвертый, остальные выходы дешифратора образуют выходы блока с первого по шестой, выход мультиплексора условий соединен с первым входом формирователя следующего адреса, выход которого соединен с входом памяти микрокоманд, выход памяти микрокоманд соединен с входом регистра микрокоманд, выходы с первого по третий которого соединены соответственно с вторым входом формирователя следующего адреса, входом дешифратора микракоманд и управляющим входом мультиплексора условий, 1756894

" Фиг.Г

" Рс иГсаис so- .нФ cî и

err > сфу- д 4юю

Меною 4 д вРресср ин przuc о3Ммю рн

30 ейск р ю 1и.Ф сгиг

g мт — " ГНсге,УОлиси

Ридо о си1Ф<мО,ФОюиси

ыа Аау рс1и, рО adprcy5

Ardcvvcr си н .

gy jynvc cr re

gpss gcidФрэ ñå 5

ArBuve сж

Ж Уо оси ие

ЬЗр,.

n+rco К

АгРрчо сиг тО g orrcrru w

Аид Ф5

ЮмФаФФ ocr/ь О праучщюrrèð нФ дгюР сФстчика о ср ф

Видачо но с4еЮил 4

Corrnao сфссд.

В4ФРМ47/Ю

Б/аг/Х руже йй иЮ

chemo>o Sd

0м оио лм

<>A Гугн

Ф сС сг маноло Я

Аы Ь(а гю

5 Едал err

eugrr ro сиама М дидою м

Юлж/ уп

c rr Ä sopor илгу gy иоФжф .

1766894

1756894

1756894

Составитель Г.Виталиев

Техред М.Моргентал: Корректор М.Петрова

Редактор И.Дербак

За аз ЗОВЯ Тираж .. - Подписное

ВНИИПИ Государственного комитета rio изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Рауйская наб., 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул,Гагарина, 101