Устройство для обработки нечеткой информации

 

Устройство для обработки нечеткой информации относится к вычислительной технике , предназначено для использования в информационно-советующих системах оперативного управления. Целью изобретения является повышение быстродействия устройства. Устройство содержит блок 1 регистров, АЛУ 2, регистр 3 признаков, коммутатор 4 признаков, сдвиговый регистр 5, блок 6 элементов И, блок 7 элементов И, АЛУ 8, регистр 9 адреса, блок 10 микрокоманд , регистр 11 микрокоманд, элемент И 12, АЛУ 13, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 14, элемент И 15, мультиплексор 16, регистр 17, второй регистр 18. блок 19 памяти точек перегиба термов, счетчик 20, блок 21 памяти тангенсов, триггер 22, АЛУ 23, третий регистр 2Д. Устройство позволяет с повысить быстродействие при выполнении операций над элементами термов в t/ процессе управления сложным объектом. -- 9 ил. хL.

СОЮЗ СОВЕТСКИХ

СО ЦИ АЛ ИСТ ИЧ ЕСКИХ

РЕСПУЬЛИК (я)5 G 06 F 7/00 " 9

ГОСУДАРСТВЕННЫЛ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4874832/24 (22) 16.10,90 (46) 30.08.92. Бюл. No 32 (71) Научно-исследовательский институт технологии и организации производства (72) С.А.Демидов (56) Авторское свидетельство СССР

М 145 !677, кл. G 06 Г 7/00, 1986.

Авторское свидетельство СССР

N - 1545214, кл. G 06 Р 7/00, 1988 — прототип.

А,!-!.Мелихов, Л.С.Берштейн "l иперграфы в автоматизации проектирования дискретн ых устройств", Ростов, Р ГУ, 1981.

>к. "Электроника" N 5, тогл 62, 1989, с,70-73, статья Ларри Уоллера "Нечеткая логика — новая перспективная технология". (54) УСТРОЙСТВО ДЛЯ ОБРАБ01КИ НЕЧЕТКОЙ ИНООРМАЦИ! (57) Устройство для обработки нечеткой информации относится к вычислительной техИзобретение относится в цифровой вычислительной технике и предназначено для использования в системах обработки нечеткой информации, в информационно-советующих системах оперативного управления. а также системах функционального диагностирования.

Известно устройство для выполнения операций над нечеткими операндами (А, С, N. 1451677, 6 06 F 7/00) содержащее три операционных регистра, регистр адреса, конвейерный регистр микрокоманд, первый и второй дешифраторы, первый и второй шинные формирователи, АЛУ, ПЗУ микрокоманд, группу элементов И, первый и второй коммутатор, элемент И, причем информационные входы первого, второго и

„, . Ы„„1758642 А1 нике, предназначено для использования в информационно-советующих системах оперативного управления. Целью изобретения является повышение быстродействия устройства. Устройство содержит блок

1 регистров, АЛУ 2, регистр 3 признаков, коммутатор 4 признаков, сдвиговый регистр

5, блок 6 элементов И, блок 7 элементов И, АЛУ 8, регистр 9 адреса, блок 10 микрокоманд, регистр 11 микрокоманд, элемент И

12, АЛУ 13, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ

14, элемент И 15, мультиплексор 16, регистр 17, второй регистр 18, блок 19 памяти точек перегиба термов, счетчик 20, блок

21 памяти тангенсов, триггер 22, АЛУ 23, третий регистр 24. Устройство позволяет повысить быстродействие при выполнении операций над элементами термов в процессе управления сложным объектом.

9 ил. третьего регистров, первые входы группы элементов И подключены к информационным входа л устройства и к выходам первого и второго шинного формирователей, первый вход первого регистра соединен с первым информационным входом второго коммутатора, второй выход первого регистра соединен со вторым информационным входом второго коммутатора, первый выход второго регистра соединен с третьим информационным входом второго коммутатора, второй выход второго регистра соединен с четвертым информационным входом второго коммутатора, первый выход третьего регистра соединен с пятым информационным входом второго коммутатора, второй выход третьего регистра соединен с шестым 1758642

30

55 информационным входом второго коммутатора, два выхода которого соединены с информационными входами АЛУ и информационными входами первого коммутатора, управляющий вход второго коммутатора соединен с выходом пятого регистра, первый вход которого соединен с выходом ПЗУ, вход которого соединен с выходом четвертого регистра, первый вход которого соединен со вторым входом пятого регистра и с выходом схемы И первый вход которого соединен со вторым входом четвертого регистра и управляющим входом устройства, выход пятого регистра также соединен с управляющими входами первого, второго, третьего регистров, со вторыми входами группы элементов И, со вторым входом элемента И, с первым входом второго дешифратора и со входом первого дешифратора, первый выход которого соединен с управляющим входом ЛЛУ, второй выход которого соединен со вторым входом второго дешифратора, первый выход которого соединен с управляющим входом первого коммутатора, а второй выход DTopOl.o дешифратора соединен с управляющим входом второго шинного формирователя, вход которого соединен с выходом первого коммутатора, выходы группы элементов И соединены с информационным выходом устройства.

Недостатком устройства является "жесткий" алгоритм выбора адреса следующей микрокоманды, невысокое быстродействие, вследствие одноуровневой конвейерной обработки, частое обращение к внешней памяти за элементами функции принадлежности.

Наиболее близким к предлагаемому по технической сущности является устройство для обработки нечеткой информации (a.ñ. N 1545214 СС6Г7/00), содержащее два арифметико-логических блока, две группы элементов И, блок памяти команд, блок памяти эталонных термов, регистр адреса, регистр признаков, регистр микрокоманд, сдвигавый регистр, коммутатор, шинный формирователь, элемент И и блок операционных регистров. Группа выходов шинного формирователя соединена с первыми входами элементов И первой группы, группа выходов которых подключена к выходу устройства. Выход регистра адреса подключен к входу блока памяти микрокоманд, выход которого подключен к информационному входу регистра микрокоманд, первая группа выходов которого соединена с группой управляющих входов коммутатора, вторая группа выходов регистра микрокоманд соединена с группой управляющих выходов блока операционных регистров. Первый выход регистра микрокоманд соединен с первьпл входом элемента И, второй выход регистра микрокоманд подключен к DTopblM входам элементов И первой группы. Информационный вход устройства соедин ен через шину с первым двунаправленным выходом блока операционных регистров, первым информационным входом. первого арифметико-логического блока, первыми входами элемента И первой группы, а второй двунаправленный выход блока операционных регистров соединен с выходом блока памяти эталонных термов и вторым информационным входом первого арифметико-логического блока, выход которого подключен к информационному входу сдвиго ваго регистра, выход которого соединен с информационным входом шинного формирователя.

Выходы признаков и нулевой разряд информационного входа первого арифметико-логического бл î ка с оеди и е н ы с информационным входом регистра признаков, k-й разряд выхода которого подкл очен к k-, y информационному входу коммутатора, (k = 1, М, где M — количество признаков), выход которого соединен с первыми входами элементов И вторсй группы, и вторым входом элемента И, выход которого соединен с управляющим входом второго арифметико-логического блока, выходы элементов И второй группы соединены со старшими разрядами первого информационного входа второго арифметико-логического блока, причем нулевой разряд первого информационного входа второго арифметико-логического блока соединен с третьим выходом регистра микрокоманд, выход второго арифметико-логического блока соеди40 нен с информационным входом регистра адреса, выход которого соединен с вторым информационным входом второго арифметико-логического блока и входом flà÷àëûiîé загрузки адреса устройства, Третья группа выходов регистра микрокоманд соединена с группой адресных входов блока памяти эталонных термов, а четвертый выход регистра микрокоманд соединен с управляющим входом блОка памяти эталонных термов, четвертая группа выходов регистра микрокоманд соединена с группой управляющих входов первого арифметика-логического блока, пятая группа выходов регистра микрокоманд соединена со вторыми входами элементов И второй группы, пятый выход регистра микрокоманд соединен с управляющим входом регистра адреса, шсстая группа выходов регистра микрокоманд соединена с группойуправляащих входов сдвигового регистра, а шестой выход регистра микрокоманд

1758642

55 соединен с управляющим входом шинного формирователя.

Известное устройство предназначено для выполнения операций над нечеткими переменными, что позволяет управлять поведением простого обьекта в реальном масштабе времени.

Однако управление поведением сложиого обьекта требует обработки гораздо большего обьема нечеткой информации, и поэтому применение устройства-прототипа для управления таким объектом в реальном масштабе времени невозможно, ввиду его ограниченного быстродействия.

Математически поведение сложного объекта можно представить в виде нечеткого гиперграфа Н =(X, И, Р), где (Х)

i {1...m} — множество вершин, И = {Щ, j 1, j = {1...п - множество ребер, P — двуместный нечеткий предикат, называемый инцидентором, который определяется для всех пар (х, и). Для графического представления нечетких ситуаций удобно использовать нечеткие графы. Однозначными представлениями нечеткого гиперграфа являются вершинный

Х(Н) и реберный И(Н) нечеткие графы, Подробнее о свойствах нечетких графов можно прочитать в кн, Меликов А.Н., Берштейн

Л.С. Типерграфы в автоматизации проектирования дискретных устройств", Ростов, РГУ, 1981 г. и в статье Мелихов А.Н., Берштейн Л.С„Канаев M.M. "Операции над расплывистыми гиперграфами и возможность их моделирования" — в кн. "Методы автоматизации проектирования, программирования и моделирования", Таганрог, ТРТИ, 1981, вып. 1, с.129-133.

Вершины нечеткого графа Н представляют собой нечеткие ситуации управляемого объекта, Задача управления заключается в том, чтобы сравнить типовую ситуацию с массивом эталонных ситуаций, определить наиболее близкую эталонllóþ ситуацию к типовой и в соответствии с решающей таблицей принять необходимое решение.

Нечеткая ситуация описывается как и. (у;) = {< p,„(ó;) (T>)/(Ti > }, i е ), где Ti — терм-множество, описывающее один из признаков yi характеризующих ситуацию.

Для его описания используются нечеткие переменныеТ1, Рь С;, где C> ={< и, (di (di, где в свою очередь р функции принадлежности.

Для сравнения ситуаций используются операции нечеткого включения (х хФ -, (p. (<) ®

40 где (us.(Y) И (Y))=

= fi max (1 —,из, (d) узы (d))

i ="4 или нечеткого равенства и(а sJ) =11(я/в,)Х у(я я,)

yf.

Указанные операции прототипом выполняются, однако, учитывая большую размерность вершинного графа Х(Н) и большое количество признаков, описывающих каждую ситуацию, для описания всех эталонных ситуаций данного объекта одного ПЗУ эталонных термов оказывается недостаточно, Например, одна микросхема ПЗУ 556 РТ7 или 573 РФ2 (описанная в прототипе), способна содержать описание эталонной ситуации, описываемой 16-ю признаками, каждый из которых представлен терммножеством из 128 значений. Такое количество значений необходимо для более четкого различения нечетких квантификаторов

"много", "очень много", "средне" и т.д. Если же все эталонные ситуации хранить во внешней оперативной памяти, то только для передачи массива из 500 эталонных ситуаций из ОЗУ в устройство, учитывая быстродействие Э ВМ ДНК-2, например, потребуется порядка 3 с. Учитывая затраты времени на запись типовых ситуаций и обработку в устройстве управления объектом в реальном масштабе времени становится невозможным. Поэтому весь массив эталонных ситуаций необходимо хранить в устройстве, что потребовало бы в нашем примере

500 микросхем памяти и селектор адреса микросхем ПЗУ.

Поставленная цель достигается тем, что в устройство, содержащее два арифметикологических устройства, два блока элементов

И, элемент И. сдвиговый регистр, блок памяти микрокоманд, регистр признаков, регистр адреса, коммутатор признаков, блок регистров, блок памяти точек перегиба термов вместо шинного формирователя дополнительно введены два арифметикологических устройства. триггер, счетчик, блок памяти тангенсов, 3 регистра, мультиплексор, элемент И, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, причем вход устройства соединен с одной группой выходов блока регистров, первой группой входов первого а рифметико-логического устройства. первой группой входов блока элементов И, выходами мультиплексора, и группой входов первого регистра.

1758642

50

Другая группа двунаправленных выходов блока регистров соединена с выходами второго регистра, второй группой входов третьего арифметика-логического устройства и второй группой входов первого арифметика-логического устройства, Одна группа выходов первого арифметика-логического устройства соединена с группой входов сдвигового регистра, выходы которого соединены с первой группой входов четвер гого арифметического устройства и первой группой входов мультиплексора. Входы второй группы входон первого блока элементов И соединены с восьмым выходом регистра микрокоманд, а выходы первого блока элементов И являются выходами устройства. Другая группа выходов первого АЛУ, выход переноса первой группы входов первого АЛУ соединены с группой информационных входов регистра признаков, выход которого соединен са входом второго блока элементов И и одним входом первого элемента И, другой выход которого соединен с шестым выходом регистра микракоманд, Выходы второго блока элементов И соединены с первой группой входов второго АЛУ, Выходы второго АЛУ соединены с группой входов регистра адреса, выходы которого соединены с входами блока памяти микрокоманд и второй группой входов второго АЛУ. Причем входы блока памяти микрокоманд соединены со входом начальной загрузки адреса.

Управляющий вход регистра адреса соединен с седьмым выходам регистра MHI;" рокоманд, управляющий вход второго

АЛУ соединен с выходом первого элемента И, Вторые входы второй группы элементов И соединены с выходом регистра микрокоманд. Группа выходов блока памяти микрокоманд соединена с группой входов регистра микрокаманд. Выход третьего АЛУ соединен с первым входом элемента

ИСКЛЮЧА10ЩЕЕ ИЛИ, второй вход которого соединен с тринадцатым выходам регистра микрокоманд, а выход с первым входом второго элемента И. Второй вход второго элемента И соединен с четырнадцатым выходом регистра микрокоманд, а выход со входом мультиплексора, Выходы мультиплексора соединены с группой входов третьего регистра, выходы которого соединены со второй группой входов четвертого АЛУ и второй группой входан мультиплексора, управляющий вход которого соединен с пятнадцатым выходом регистра микрокоманд, Выход первого регистра соединен с входами блока памяти точек перегиба терман.

Выходы блока памяти точек перегиба соединены с группой нхадон счетчика и входами блока памяти тангенсов. Выходы блока памяти тангенсон соединены с первой группой входов третьего арифметикологического устройства, Выход счетчика соединен со входом установки триггера, прямой выход которого соединен с первым управляющим нходам третьего арифметика-логического устройства, а инверсный выход, в свою очередь, соеди IOH cQ BTQрым управляющим входом третьего арифметика-логического устройства, Выходы третьего арифметика-логического устройства саедлнены с входом второго регистра.

Второй выход регистра микрокоманд соединен с группой управляющих входов блока регистров. Четвертый выход регистра микрокоманд соединен с группой управляющих входов коммутатора. Первый выход регистра микракаманд соединен с группой управляющих входов сднигонаго регистра.

Девятый выход регистра микракоманд соединен с управляющим входом первого регистра, Третий выход соединен с группой управляющих входов первого арифметикологического устройства, Десятый выход регистра микрокаманд соединен с группой управляющих входов счетчика. Шестнадцатый выход регистра микракаманд саедиHpн с упранля ощим входом третьего регистра. Одиннадцатый выход регистра микракаманд соединен са входами сброса триггера и второго регистра, Девятнадцатый выход регистра микракаманд соединен с группой управляющих нходон второго регистра, На фиг. 1 представлена структурная схема устройства; на фиг. 2 — схема блока регистров 1 и арифметика-логического устройства (ЛЛУ) 2; на фиг. 3 — схема сднигоного регистра 5 и АЛУ 13; на фиг, 4— элемен г ИСКЛ10 lAIOLUEE ИЛИ 14, элемент

И 15, мультиплексор 16, регистр 17; на фиг.

5 — схема АЛУ 8 и регистра адреса 9; на фиг.

6 — схема блока формулирования профиля терман. блок памяти точек перегиба терман 19, регистр l8, блок памяти тангенсон 21, счетчик 20, триггер 22, АЛУ 23 и регистр 24; на фиг. 7 — схемы коммутатора 4. регистра 3, блока памяти микрокоманд 10 и блок злементов И 7; на фиг, 8-Схема регистра ликрокоманд 11; на фиг, 9 — блок-схема алгоритма выполнения команды нечеткого равенства.

На табл. 1 представлена микропрограмма выполнения команды нечеткага равенства.

1758642

Устройство содержит (фиг. 1) блок регистров 1, АЛУ 2, регистр признаков 3, коммутатор признаков 4, сдвиговый регистр 5, блок элементов И 6, второй блок элементов

И 7, АЛУ 8, регистр адреса 9, блок памяти микрокоманд 10, регистр микрокоманд 11, элемент И 12, АЛУ 13, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 14, второй элемент И 15, мультиплексор 16, третий регистр 17, первый регистр 18, блок памяти точек перегиба термов 19, счетчик 20, блок памяти тангенсов

21, триггер 22, АЛУ 23, второй регистр 24, Арифметико-логический блок 13, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 14, элемент И

15, мультиплексор 16 и регистр 17 составляют блок взятия глобальности проекции. Регистр 18, блок памяти точек перегиба термов 19, счетчик 20, блок памяти тангенсов 21, триггер 22, арифметико-логический блок 23 и регистр 24 составляют блок формирования профиля термов, Регистр признаков 3, коммутатор признаков 4, блок элементов И 7, арифметикологический блок 8, элемент И 12 и регистр адреса 9 образуют блок управления выбором следующего адреса.

Информационный вход устройства соединен с первой группой входов блока 1, первой группой входов АЛУ 2, группой входов регистра 18, первой группой входов первого блока элементов И 6. Вторая группа входов блока регистров 1 соединена со второй группой входов АЛУ 23. Одна группа выходов АЛУ 2 соединена с группой входов сдвигового регистра 5, выходы которого соединены с первой группой входов АЛУ 13 и первой группой входов мультиплексора 16.

Вторые входы второй группы входов блока элементов И 6 соединены с восьмым выходом регистра микрокоманд 11, а группа выходов является выходом устройства, Выход

АЛУ 13 соединен с первым входом элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ 14, второй вход которого соединен с тринадцатым выходом регистра микрокоманд 11. Выход элемента

14 соединен с первым входом элемента И

15, второй вход которого соединен с четырнадцатым выходом регистра микрокоманд

11, а выход в свою очередь со входом мультиплексора 16.

Выходы мультиплексора 16 соединены с первой группой входов блока элементов И

6 и группой входов регистра 17, выходы которого соединены со второй группой входов мультиплексора 16 и второй группой входов АЛУ 13. Управляющий вход мультиплексора 16 соединен с пятнадцатым выходом регистра микро команд 11, а управляющий вход регистра 17 с шестнадцатым выходом регистра микрокоманд 11.

Другая группа выходов признаков АЛУ 2, выход переноса АЛУ 2 соединены соответственно с информационными входами регистра признаков 3, выходы которого соединены с входами коммутатора признаков 4, Г руппа управляющих входов коммутатора признаков 4 соединена с четвертым выходом регистра микрокоманд 11, а выходы коммутатора 4 соединен с входом блока элементов И 7 и одним входом элемента И

12, другой вход которого соединен с шестым выходом регистра микрокоманд 11, а выход элемента И 12 соединен с управляющим входом АЛУ 8. Выходы блока элементов И 7 соединены с первой группой входов АЛУ 8, а группа входов блока элементов И 7 соединена с пятым выходом регистра микрокоманд 11. Выходы АЛУ 8 соединены с группой входов регистра адреса 9, выходы которого соединены с входом блока памяти микрокомад 10, второй группой входов АЛУ

8 и входом начальной загрузки адреса. Управляющий вход регистра адреса 9 соединен с седьмым выходом регистра микрокоманд

11. Девятый выход регистра микрокоманд

11 соединен с управляющим входом регистра 18, выходы которого соединены с входами блока памяти точек перегиба 19. Выходы блока 19 соединены с входами блока памяти тангенсов 21 и группой входов счетчика 20.

Группа управляющих входов счетчика 20соединена с десятым выходом регистра микрокоманд 11, а выход счетчика 20 соединен с входом установки триггера 22, прямой и инверсные выходы которого соединены соответственно с первым и вторым управляющими входами АЛУ 23. Выходы блока памяти тангенсов 21 соединены с первой группой входов АЛУ 23, группа выходов которого соединена с группой входов регистра 24, группа управляющих входов которого соединена с двенадцатым выходом регистра микрокоманд 11; а вход сброса счетчика и регистра 24 соединены с одиннадцатым выходом регистра микрокоманд 11.

Блок регистров 1 (фиг. 2) предназначен для хранения элементов функций принадлежности, поступающих с входа устройства блока формирования профиля термов, а также для хранения промежуточных результатов операций,- Разрядность блока 1 операционных регистров равна 16 битам, т,е. для его организации требуется 4 микросхемы 1802ИР! (см. Справочник "Применение интегральных микросхем в электронной вычислительной технике". M., Радиосвязь.

1987 r., стр. 141). На фиг. 2 изображены 2 микросхемы, а следующие две подключаются аналогично. Входы микросхем ДД1-ДД2, RA, RB, ЕСА, ЕСВ, WA, WB, ААО-ААЗ, АВО—

1758642

45

55

АВЗ составляют группу управляющих входов блока 1, соединенных со второй группой выходов регистра ми крокоманд 11. В ы воды

ДВО-ДВЗ составляют первую группу входов блока 1, соединенных со входом устройства, первой группой входов АЛУ 2 (фиг. 2)

ВО-В3 микросхем ДД1 — ДД2 блока 2. Выводы ДВО-ДВЗ микросхем ДД1 и ДД2 соединены также с группой входов регистра 18

ДΠ— Д7, а также с первой группой входов

Х1-X8 первого блока элементов И 6. Кроме того. выходы ДВО-ДВЗ блока 1 соединены с группой выходов УΠ— УЗ микросхем ДД1—

ДДЗ блока 16 и группой входов ДО-Д7 микросхем ДД1-ДД2 блока 17 (фиг. 4).

Двунаправленные выводы ДАО-ДАЗ микросхем ДД1 — ДД2 составляют вторую группу входов блока 1 и соединены со второй группой входов АΠ— AÇ АЛУ 2 микросхем ДД1ДД2 блока 2, группой выходов регистра 24

ДΠ— Д7 микросхем ДД1 и второй группой входов АЛУ 23 ВΠ— B3 микросхем ДД1 — ДД2 блока 23 (фиг. 6).

АЛУ 2 предназначено для выполнения операций над элементами функций принадлежности. В качестве АЛУ 2 используются микросхемы К155ИПЗ (см, "Справочник по интегральным микросхемам", M., Энергия, 1981 r, стр. 168 — 170). Первую группу входов составляют входы ВО-ВЗ микросхем ДД1ДД2 (фиг. 2). Вторую группу входов составляют входы АΠ— AÇ микросхем ДД1-ДД2, Соединение первой и второй группы входов описано выше. Кроме того, блок 2 имеет группу управляющих входов SO-SÇ, М, СО, которые соединены с третьим выходом регистра микрокоманд 11 (фиг, 8), Выходы С4 и К составляют другую группу выходов AA V

2 и соединены со входами ДЗ и Д2 регистра признаков 3 (фиг; 7). Кроме того, вход ВО

ДД1 АЛУ 2 соединен со входом Д1 регистра признаков 3; Выходы FO — FÇ микросхем

ДД1 — ДД2 составляют одну группу выходов

АЛУ2, соединенную со входами ДО-Д4 микросхем ДД1 — ДД2 сдвигового регистра 5 (фиг. 3). Для составления 16-ти разрядного

АЛУ 2 микросхемы 155ИПЗ соединяются последовательно, причем Сл предыдущей соединен со входом СО последующей, а вход

СО первой микросхемы является управляющим входом и соединен с соответствующим выходом регистра микрокоманд 11 (фиг. 8). Выход С4 последней микросхемы

АЛУ 2 является выходом признака С4, Все выходы К микросхем соединяются вместе через резистор 1k+58, образуя монтажное

И, На фиг. 2 из-за недостатка места изображены только две микросхемы ДД1 и

ДД2, последующие соединяются аналогично.

Регистр признаков 3 (фиг. 7) предназначен для хранения признаков операций, выполняемых АЛУ 2, и нулевого разряда ВО первой группы двунаправленных выводов блоков 1 (фиг,.2). Группу входов регистра 3 признаков составляют входы ДЗ и Д2 и вход

Д1; Соединение входов описано выше.

Группой выходов регистра признаков 3 являются выходы Q1, Q2, Q3, которые соединяются с группой входов коммутатора признаков 4 (фиг. 7). Кротле того, регистр 3 признаков имеет тактовый вход С для записи данных в регистр. Этот вход, как и остальные тактовые входы блоков устройства соединен с тактовым входом устройства и на чертежах не показан, чтобы е усложнять чтение схемы. В качестве регистра признаков 3 используется микросхема К155ТМ8 (см, Справочник "Интегральные микросхемы", М., Энергоатомиздат, 1985 г„стр. 75).

Коммутатор признаков 4 (фиг, 7) предназначен для выбора одного из признаков

С4, К, ВО, поступающих на входы коммутатора. Входы АΠ— А2 составляют группу входов коммутатора 4, Коммутатор признаков 4 имеет также группу управляющих входов

W1, $1 и S2, причем вход W1 управляет переводом выхода коммутатора в состояние высокого выходного сопротивления, а входы S1 и S2 управляют выбором одного из признаков, Управлгпощие входы соединены с четвертым выходом регистра микрокоманд 11. Выходом коммутатора 4 является выход А, который соединен с входом XO второго блока элементов И 1. а также с одним входом ХО элемента И 12. В качестве коммутатора признаков 4 используется микросхема К555КП12 (см, Каталог интегральных микросхем, ",îì 2, ЦКБ, стр, 242).

Первый блок элементов И б предназначен для выдачи информации на выходную шину устройства, Разрешение выдачи поступает с восьмого выхода регистра микрокоманд 11 на группу входов первого блока элементов И 6, которые образуют управляющий вход ХО. Группу входов блока И 6 образуют первые входы элементов 2И Х1Х16. В качестве микросхем блока б используются 4 микросхемы К155ЛИ1 (см, Справочник по интегральным микросхемам).

Второй блок элементов И 7 (фиг. 7) предназначен для выбора величины смещения, поступающего с пятого выхода регистра микрокоманд 11 на группу входов Х1-XG блока 7. Вход Х1 соединен с выходом коммутатора 4 как описано выше. Выход коммутатора 4 при этом соединен с первыми входами элементов И, начиная со второго.

На первый вход первого элемента И подан

1758642 уровень логической единицы, что позволяет осуществлять инкрементирование адреса о случае невыполнения условия.

Выходами блока 7 являются выходы У1У6, соединенные с первой группой входов

АЛУ 8 АО-АЗ ДД1 и АΠ— А1 ДД2 (фиг. 5).

AJIY 8 (фиг, 5) предназначено для вычисления следующего адреса микрокоманды. Блок 8 составляют микросхемы

ДД1-ДДЗ 531ИК2П и ДД4 1304ВР1. Микросхема 531ИК2П представляет собой 4-х разрядные АЛУ, а 1804ВР1 — схему ускоренного переноса.

Соединенные так, как показано на фиг.

5, они составляют традиционную схему

АЛУ. Микросхема К521ИК2П описана в каталоге интегральных схем, т. 2. стр. 197, 1986 г., а К1804ВР1 и способ организации многоразрядного АЛУ вЂ” в книге "Проектирование цифровых систем на комплектах микропрограммируемых БИС". под редакцией

В.Г.Колесникова, М., Радио и связь, стр. 49—

50. Так как АЛУ 8 для реализации относительной адресации должно выполнять функции сложения и вычитания, то для управления достаточно одного сигнала, который поступает на управляющий вход Я1.

При этом на SO подается напряжение уровня логической единицы, на вход $2 — логический О. Первую группу входов АЛУ 8 составляют входы A0 — АЗ микросхем ДД1 и

АО, А1 — ДД2, соединенные с группой выходов YO-У5 группы элементов И 7, Вторую группу входов АЛУ 8 составляют входы ВОВЗ ДД1 и ДД2 и ВО-В2 ДДЗ, которые соединены с выходами регистра адреса 9.

Группой выходов АЛУ 8 являются выходы

FO — F3 ДД1 и ДД2 и FO — F2 ДДЗ, соединенные с входами регистра адреса 9 (фиг. 5).

Регистр адреса 9 (фиг, 5) предназначен для хранения адреса следующей микрокоманды. Разрядность регистра равна разрядности ПЗУ микрокоманды 10 и равна 11.

Входы ДО-Д7 ДД1 и ДΠ— Д2 ДД2 составляют входы регистра адреса 9, соединенные с группой выходов АЛУ 8. Выходы

Z0 — Z7 ДД1 и УО-У2 ДД2 образуют группу выходов блока 9, соединенную со второй группой входов блока 8 и входами блока

10, Кроме того, микросхемы ДД1 и ДД2 (фиг. 5) имеютуправляющие входы EZ u OE соответственно, которые образуют управляющий вход EZ, соединенный с седьмым выходом блока 11. Кроме того, на вход EV

ДД1 подан уровень логического нуля, а на вход R — уровень логической единицы.

В качестве микросхемы ДД1 блока 9 используется микросхема 1804ИР2, а ДД2—

1804И Р1.

Управляющий входслужитдля перевода выходов блока 9 в состояние высокого выходного сопротивления в момент начальной загрузки адреса первой микрокоманды.

Кроме того, микросхемы 1804ИР2 и

1804ИР1 имеют тактовый вход, соединенный с тактовым входом устройства. Микросхемы 1804ИР2 и ИР1 можно посмотреть в книге "Проектирование цифровых систем на комплектах микропрограммируемых

БИС", стр. 50 — 52 и в "Каталоге интегральных микросхем", ЦКБ, том 2. стр. 630.

Блок памяти микрокоманд 10 (фиг. 7) предназначен для хранения микрокоманд, выполненных устройством. На фиг.

7 изображена только одна микросхема

ПЗУ из шести, так как остальные включаются аналогично. Группой входов блока

1О являются входы АО-А10, которые параллельно с каждой микросхемы соединяются с выходами регистра адреса 9, Группой выходов блока 10 являются выходы В1-В8 микросхем, которые соответственно соединяются со входами Д1-Д8 микросхем блока 11 (фиг. 8). В качестве микросхем ПЗУ блока памяти микрокоманд 10 используются микросхемы

573РФ2 (см. "Каталог интегральных схем", ЦКБ, том 2, стр. 262).

Регистр микрокоманд 11 (фиг. 8) предназначен для хранения текущей микрокоманды. Входы составляют входы Д1-Д8 микросхем ДД1-ДД6, соединенные с выходами В1-В8 микросхем блока 10. Четвертый выход составляет 05-07 ДДЗ, соединенные с группой управляющих входов коммутатора 4, второй выход составляют выходы 01-08 ДД1 и 01-06 ДД2 ° соединенные с группой управляющих sxoдов блока 1, Первый выход составляют выходы 07, 08 ДД4, соединенные с группой управляющих входов сдвигового регистра

5. Третий выход блока 11 составляют выходы 07, 08 ДД2 и 01 — 04 ДДЗ, соединенные с группой управляющих входов АЛУ 2. Пятый выход составляют выходы 01-06ДД4, соединенные с группой вторых входов второй группы элементов И 7. Двенадцатый вход составляют выходы 05-07 ДД5, соединенные с группой управляющих входов регистра 24. Десятый выход составляют выходы 03-04 ДД5, соединенные с группой управляющих входов счетчика 20.

Шестым выходом регистра микрокоманд 11 является выход 08 ДДЗ, соединенный с первым входом блока 12. Восьмым выходом блока 11 является выход 04 ДД6, соединенный с управляющим входом блока

6, пятнадцатым выходом блока 11 является

1758642

АЛУ 8. В качестве блока 12 используется один элемент микросхемы К155ЛИ1.

АЛУ 13 предназначено для выполнения операции сравнения на меньше-больше результата текущей и предыдущей операций (фиг. 3). Первую группу входов составляют 3 входы AO-ÀÇ микросхем ДД1-ДД4, соединенные с выходами сдвигового регистра 5.

Вторую группу входов составляют входы

ВО-ВЗ ДД1-ДД4, соединенные с выходами регистра 17. Вход Со ДД1 соединен с кор- 4 пусом, а входы Со следующих микросхем соединены с выходами С4 предыдущих. Выход С ДД4 является выходом блока 13. В качестве микросхем блока 13 используются уже описанные микросхемы К155ПИЗ. Для 4 выполнения операции вычитания входы SO.

S3, М соединены с корпусом (уровень логического нуля), а на входы $2, S1 подан уровень логической единицы.

Элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 14 и 5 элемент И 15 предназначены для управления мультиплексором 16. Первым входом блока 14 является вход Х1 соединенный с выходом блока 13, Второй вход Х2 соединен с тринадцатым выходом блока 11. Выход У1 5 блока 14 соединен с первым входом Х1 блока 15. Второй вход Х2 блока 15 соединен с четырнадцатым выходом блока 11. Выход блока 15 У1 соединен со входом мультиплексора 16 (фиг. 4). В качестве элементов выход Q8 ДД5, соединенный с управляющим входом мультиплексора 16, Четвертым выходом блока 11 является выход 02 ДД5, соединенный с управляющим входом регистра 18. Седьмым выходом блока 11 является выход Q1 ДД5, соединенный с управляющим входом регистра адреса 9, Одиннадцатым выходом регистра 11 является выход Q6 ДД5, соединенный со входами сброса триггера 22 и регистра 24.

Тринадцатым выходом блока 11 является выход 01 ДД6. соединенный со вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 14, Четырнадцатым выходом блока 11 является выход Q2 ДД6, соединенный со вторым входом второго элемента И 15. Шестнадцатым выходом блока 11 является выход QÇ ДД6, соединенный с управляющим входом регистра 17, В качестве микросхем регистра микрокоманд 11 используются микросхемы

К555ИР23 (см, Каталог интегральных схем, ЦКБ, том. 2, стр. 271), Элемент И 12 предназначен для выбора направления смещения относительно текущего адреса. Второй вход элемента И 12 соединен с шестым выходом регистра микрокоманд 11, а первый вход — с выходом коммутатора 4 как описано выше. Выход элемента соединен с управляющим входом блока 14 и 15 используется 1/4 микросхем

155ЛП5 и 155ЛИ1.

Мультиплексор 16 предназначен для выбора большего или меньшего значения из

5 сравниваемых АЛУ 13 (фиг. 4). Первой группой входов блока 16 являются входы AO-AÇ микросхем ДД1 — ДД4, соединенные с выходами сднигового регистра 5. Второй группой входов я нляются входы BO — ВЗ

10 ДД1 — ДД4, соединенные с выходами регистра 17. Входом мультиплексора 16 является вход ДД1-ДД4. соединенный с выходом элемента И 15. Управляющим входом является вход W, соединенный с пятнадцатым

15 выходом регистра микрокоманд 11. Группой выходов блока 16 являются выходы

УΠ— УЗ ДД I— - ДД4, соединенные с входами регистра 17. В качестве микросхем мультиплексора 16 используются микросхемы

20 К555КП11 (см, Каталог интегральных схем, ЦКБ, том. 1. стр. 242).

Регистр 17 предназначен для записи результата сравнения на данном проходе микропрограммы. ГруЛпой входов являются

25 входы ДО-Д7 микросхем ДД1, ДД2

К1804ИР2, соединенные с выходами мультиплексора 16. Группой выходов регистра

17 янляются выходы 2о-Z7 ДД1-ДД2, соединенные со второй группой входов мульти30 плексора 16 и второй группой входов АЛУ

13. Управляющим входом регистра 17 является вход EV ДД1, ДД2, соединенный с ше-. стнадцатым выходом блока 11. Кроме того, на входы EZ ДД1. ДД2 подан уровень логи5 ческого нуля, а на входы R ДД1, ДД2 — уровень логической единицы, Входы С микросхем соединены с тактовым входом устройства (фиг. 4), Регистр ",8 предназначен для записи адО реса точки перегиба терма, поступающего со входа устройства. Группой входов блока

18 являются ДΠ— Д7 и ДΠ— Д2 ДД2. соединенные со входом устройства (фиг. 6), Группой выходов блока 18 являются выходы ZO-Z7

5 ЛЛ1 и ZO-Е2 ДД2. соединенные с входами блока памяти точек перегиба терман 19.

Входы EW ДД1 и ДД2 являются управляющим входом и соединен с девятым выходом блока 11.

О На входы EV ДД1 и ДД2 подан уровень логического нуля, а на входы R — логической единицы. Входы С соединены с тактовым входом устройства. В качестве микросхем блока 18 используются К1804ИР2.

5 Блок 19 предназначен для хранения точек перегиба терман, составляющих эталонные ситуации, возникающие при работе устройства а качестве устройства управления сложным обьектом. Группой нходон блока 19 являются входы AO — А10, соединен1758642 ные как описано выше, Группой выходов являются выходы Â1-В8, соединенные с входами блока памяти тангенсов 21 и счетчика 20. На входы ОЕ и СЕ подан уровень логической единицы, а на вход Š— +5В. В качестве микросхемы ПЗУ 19 используется

573 РФЗ.

Счетчик 20 предназначен для подсчета точек, составляющих терм до точки перегиба (фиг. 6). Группой входов счетчика являются входы ДΠ— ДЗ ДД1 и ДО-Д2 ДД2. Группой управляющих входов являются входы СДД1 и ДД2 и вход "-1" ДД2, соединенные с десятым выходом блока 11. Для последовательного счета выход ДД2 соединен со входом

"-1" ДД1. На входы "+1" ДД1 и ДД2 подан уровень логической единицы, Выходом счетчика является выход "О" ДД1, соединенный со входом триггера 22. На входы Е ДД1 и ДД2 и вход ДЗ ДД2 подан уровень логического нуля. В качестве микросхем используется К155ИЕ7 (см. "Справочник по интегральным микросхемам". M., Энергия, 1981 r., стр. 143 — 144), Блок памяти тангенсов 21 предназначен для формирования величины приращения по точкам терма (фиг. 6). Группой входов блока 21 являются входы АΠ— А6, соединенные как описано выше. Группой выходов — выходы В1 — В8, соединенные с первой группой входов АЛУ 23. Кроме того, на входы V1, V2 подан уровень логической единицы, а на входы VÇ, V4 — уровень логического нуля. Используется микросхема К555РТ5 (см. "Каталог интегральных схем", ЦКБ, том. 2, стр. 442).

Триггер 22 (фиг. 6) предназначен для управления АЛУ 23. Входом триггера 22 является вход С, соединенный с выходом блока 20, при этом на входы Д и S подан уровень логической единицы. Вход R является входом сброса триггера и соединен с одиннадцатым выходом блока 11.

Прямым выходом триггера является выход Q и инверсным Q, соединенные соответственно с первым и вторым управляющими входами АЛУ 23. Используется микросхема К155ТН2 (см. "Справочник по интегральным микросхемам", М., Энергия, 1981 r., стр. 135).

АЛУ 23 предназначено для вычисления значения очередной точки терма. Первой группой входов являются входы АО-AÇ ДД1 и ДД2, соединенные как описано выше.

Второй группой входов являются входы ВОВ3 ДД1 и ДД2, соединенные с группой выходов регистра 24. Входы SO, SÇ ДД1 и ДД2 и СО ДД1 являются вторым, а входы S1, $2

ДД1 и ДД2 первым управляющими входами блока 23, соединенными как описано выше.

Для организации восьмиразрядного АЛУ выход С4 ДД1 соединен со входом CO ДД2, На вход M подан уровень логического нуля.

Группой выходов АЛУ 23 являются выходы

F0 F3 ДД1 и ДД2, соединенные с руппой входов регистра 24 (фиг. 6). В качестве АЛУ

23 используются две описанные ранее микросхемы К155ИПЗ.

Разряд 24 предназначен для записи текущей точки терма, над которой выполняется одна иэ операций. Группой входов блока 24 являются входы ДО-Д7, соединения которых описано выше (фиг. 6). Группой управляющих входов являются входы

EV, R и EW, соединенные с двенадцатым входом блока 11.

Вход С подключен к тактовому входу устройства, Группой выходов блока 24 являются выходы Z0-27, соединенные со второй группой входов АЛУ 23 и второй группой входов АЛУ 2. Используется микросхема

К1804И Р2.

Прежде чем приступить к описанию работы схемы, рассмотрим структуру микрокоманды устройства, которая приведены ниже.

Поля ORA u ORB определяют номер операционных регистров блока 1, к которым происходит обращение в микрокоманде.

Поля четы рехразрядные.

Разряды RA, WA и RB, WB определяют тип операции — чтение или запись по каналам А и В блока 1 соответственно.

Разряды ЕСА и ЕСВ управляют переводом двунаправленных выводов блока I в сОстояние высокого выходного сопротивления. Активный уровень сигналов RA, WA, RB, WR, ЕСА, ЕС — низкий.

Разряд M определяет вид операции, выполняемый АЛУ 2 — логический или арифметический.

Поле Со определяет значение входного переноса АЛУ 2.

Поле CODE задает выбор функции, выполняемой ЯЛУ 2.

Разряд EN устанавливает выход коммутатора признаков в состояние высокого выходного сопротивления.

Поле SEL управляет выборкой одного иэ условий, поступающих на вход коммутатора 4. . Разряд СО задает значение управляющего бита.

Поле DIS определяет величину смещения, поступающего на вход схемы управления выбором адреса следующей микрокоманды.

Разряд EW разрешает запись в регистр

18 очередной точки перегиба терма.

Разряд $Т декрементирует счетчик 20 для подсчета шагов до точки перегиба.

19

1758642

Разряд WR записывает величину точки перегиба в счетчик 20, Разряд EZT переводит выходы регистра

24 в состояние высокого выходного сопротивления, 5

Разряд EVT разрешает запись нового значения терма о регистр 24, Разряд RES сбрасывает счетчик 20 и регистр 24 в начальное состояние.

Разряд OVT разрешает выдачу инфор- 10 мации на выходную шину блоком 6, Поле SH определяет наличие и тип сдвига в сдвиговом регистре 5.

Разряд ENO переводит выходы мультиплексора 16 в состояние высокого выходно- 15 го сопротивления, Разряд ММ определяет тип операции, выполняемой схемой взятия максимума/минимума.

Разряд TP разрешает передачу данных 20 с выхода регистра 5 на вход блока 1 или блока 2.

Разряд EVC разрешает запись о регистр 17.

Разряд EZ переводит выходы регистра 25 адреса в состояние высокого выходного сопротивления в момент начальной загрузки адреса первой микрокоманды подпрограммы выполнения одной из операций устройства. 30

Блок управления выбором следующего . адреса составляют регистр признаков 3, коммутатор признаков 4, блок элементов И

7, АЛУ 8, элемент И 12 и регистр адреса 9.

АЛУ 8 реализует относительный метод 35 адресации, при котором адрес следующей команды вычисляются как

A/PI = АДРi-1 + N, 40 где: N — величина смещения относительно текущего адреса. Величина смещения определяется в соответствии табл. 2.

При условном переходе выбирается од- 45 но из условий, и если оно истинно, то на выходе коммутатора будет логическая единица, о противном случае Q. Зто значение поступает на первые входы блока элементов

И 7 и так как на первый вход первого эле- 50 мента И 7 подан уровень логической единицы (фиг. 7), то в случае выполнения условия величина смещения будет равна значению, . задерживаемому полем Л IS, à в случае выполнения будет осуществляться переход к 55 следующей микрокоманде.

При безусловном переходе на выходе коммутатора всегда будет на ч- N относительно текущей команды.

Схему взятия максимального или минимального (max/min) значений иэ результатов соседних операций составляют АЛУ 13, элемент ИСКЛ!ОЧА!ОЩЕЕ ИЛИ 14, элемент

И 15, мультиплексор 16 и регистр 17. Работу схемы поясняет табл. 3.

Тип операции определяет разряд ММ (восьмой выход регистра микрокоманд 11).

Если выбирается минимальное значение из сравниваемых, то он равен "0"; если максимальное — логической единице.

Элене IT И 15 предназначен для передачи на выход схемы взятия тах/mit1 значения, поступающего на первую группу оходоо блока 13 (соотоетствует А о табл. 3).

При этом работа схемы max/min блокируется (на второй вход блока 15 подан уровень логического нуля в соответствующем разряде микрокоманды) и значение результата операции с выхода сдвигооого регистра 5 передается на первую группу входов блока

1, блок 2 и группу пероых входоо группы элементов И 6 в зависимости от алгоритма выполняемой операции.

Схему формирования профиля терма составляют регистр 18. блок памяти точек терма 19, счетчик 20, блок па ляти та генсов

21, триггер 22, АЛУ 23 и регистр 24.

Адрес точки перегиба записывается о регистр 18 и поступает на блок памяти 19.

На выходе блока памяти 19 о следующем такте появляется значение точки перегиба (оершины терма для треугольной формы).

Это же значение, равное количеству шагов о двоичном коде до вершины, записывается о счетчик 20. Это значение поступает на блок памяти тангенсоо 21, где на выходе формируется величина приращения для одного шага при формулировании профиля. В начальный момент времени триггер 22 и регистр 24 сбрасываются.

На выходе триггера устанавливаются сигналы, обеспечивающие на АЛУ23 выполнение операции сложения, а на выходе регистра 24 устанавливается нулевое значение, В следующем шаге приращение с блока памяти тангенсоо 21 ск, адыоается со значением, записанным в регистре 24, В следующем такте новое значение также записывается о регистр 24. Одновременно происходит уменьшение счетчика 20. После того, как будет построен передний фронт, на выходе счетчика 20 появится отрицательный уровень, который перебросит оыход триггера 22 в инверсное состояние. При этом AllY 23 при дальнейших шагах будет выполнять операцию вычитания, и таким образом будет построен весь терм, 21

1758642

Ввиду сложности алгоритма проиллюстрируем работу устройства при выполнении операции расплывчатое равенство. Af««оритм операции приведен на фиг. 9. (Работу алгоритма поясняет таблица 1). 5

1, Записать в регистр 18 адрес первой точки перегиба терма, Сброс триггера 22, и регистра 24.

2. Записать число признаков эталонной ситуации в OP 7. Выполнить на АЛУ 2 опе- 10 рацию донесения до 2 и результат записать в регистр 5.

3. Запись число элементов терма в OP 6.

Записать величину точки перегиба в счетчик

20. Записать значение регистра 5 в регистр 15

17. Это необходимо для выполнения первой операции выбора минимального из двух . значений соседних операций. В случае выбора максимального из двух значений в предыдущем такте на выходе АЛУ 2 устанав- 20 ливаются ««ули соответствующей командой.

Запись всех еди««иц в регистр 17 может быть также выполнена переводом выходов мультиплексора 16 в состояние высокого выходного сопротивления и записью в регистр 17. 25

4, Запись в OP 1 и OP 2 значений элементов терма со входа устройства и с выхода регистра 24.

5. Выполнить на АЛУ2 операцию инверсии А и результат записать в OP 3. 30

6. Выполнить на АЛУ 2 операцию вычитания SVB. Значение признака С «записать в регистр признаков.

7. По значению признака либо переписать OP 2 в OP 3, либо перейти к следующе- 35 му пункту.

8. Выполнить на АЛУ операцию А под

OP 2, результат записать в ОР 4.

9. Выполнить на АЛУ 2 операцию

SVBOP 4 и OP 1. Значение признака С запи- 40 сать в регистр признаков.

10. По значени«о признака либо OP 1 переписать в OP 4, либо перейти к следующему пункту.

11, Выполнить на АЛУ 2 операцию SVB 45 над регистрами OP 3 и OP 4. Значение признака С «записать в регистр признаков.

12. По эначени«о признака С4 записать в регистр 17 либо ОР 3 либо ОР 4.

13, Считать OP 6 и выполнить на АЛУ 2 50 операцию А-1. Перейти к формированию другой точки терма.

14, Если OP 6 не равен нулю, перейти к и. 4. Записать новое значение точки эталонного терма в регистр 24. 55

15, Считать OP 7 и выполнить на АЛУ 2 операцию А-1.?а««исать значение точки перегиба второго терма в регистр 18. Сбросить триггер 22 и регистр 24, 16. Если перебраны не все признаки, то перейти к п. 3.

17. Выдать информацию из регистра 17 через мультиплексор 16 на выходную шину через группу элементов И 6, При этом установлен управляющий сигнал OVT. Мультиплексор 16 будет осуществлять на этот раз выдачу канала В, в чем можно убедиться, проанализировав управляющие сигналы.

Таким образом, заявляемой устройство, благодаря схеме формирования терма, позволяет формировать профиль эталонного терма параллельно с выполнением операции. Это позволяет передавать только адрес одной точки, а не 128 точек каждого терма.

Как известно, снижение быстродействия процессоров в основном связано с необходимостью обращения к внешней памяти, что включает арбитраж и цикл чтения/записи.

Предложенное устройство позволяет исключить это, и следовательно, повысить быстродействие. Кроме того, схема взятия максимума/минимума позволяет выполнить эти операции (что необходимо в ситуационном управлении) также параллельно с выполнением команды. В прототипе на эту операцию требуется 4 микрокоманды: сравнение, анализ признака, чтение, запись, Таким образом. за счет снижения количества микрокоманд. составляющих команду эквивалентность в операции нечеткое равенство, быстродействие устройства в средне«л повышается на 22;4.

Формула изобретения

Устройство для обработки нечеткой информации, содержащее блок регистров, одна группа двунаправленных выходов которого является входом устройства и соединена с первой группой входов первого арифметико-логического блока, первой группой входов первого блока элементов И, выходы которого являются выходами устройства, другая группа двунаправленных выходов блока регистров соединена с второй группой входов первого арифметико-логического блока, одна группа выходов которого соединена с группой информацио««ных входов сдвигового регистра, группа управляющих входов которого подключена к первому выходу регистра микрокоманд, группа управляющих входов блока регистров подключена к второму выходу регистра микрокоманд, группа управляющих входов первого арифметико-логического блока подключена к третьему выходу регистра микрокоманд, другая группа выходов и выход переноса первого арифметика-логического блока соеди««ены с соответствующими информационными входа««и регистра признаков, выходы которого соединены с группой

1758642

Таблица 1

4 4 1 i

Величина в битах

OPA OPB КА PB А В ЕСА

ECB М

Са е

Со мнемоника

1 1 1

ST 6/К EZT информационных входов коммутатора, признаков, группа управляющих входов которого подключена к четвертому выходу регистра микрокоманд, а выход соединен с входом второго блока элемента И. и одним входом элемента И, группа входов второго блока элементов И и другой вход элемента

И подключены соответственно к пятому и шестому выходам регистра микрокаманд, выходы второго блока элементов И соединены с одной группой входов второго арифметико-логического блока, управляющий вход которого подключен к выходу элемента И, выходы второго арифметика-логическага блока соединены с группой информационных входов регистра адреса, управляющий вход которого подключен к седьмому выходу регистра микрокоманд, а выходы соединены с другой группой входов второго арифметика-логического блока, которая является входом начальной загрузки адреса и соединена с входами блока памяти микрокоманд, выходы которого соединены с входами регистра микрокоманд, восьмой выход которого соединен с входами второй группы входов первого блока элементов И, о т л ич а ю щ е е с я тем, что, с целью повышения быстродействия устройства, в него введены третий и четвертый арифметика-логические блоки, первый, второй и третий регистры, блок памяти точек перегиба термов, блок памяти тангенсов, триггер, счетчик, элемент

ИСКЛЮЧАЮЩЕЕ ИЛИ, второй элемент И, мультиплексор, одна группа двунаправленных выходов блока регистров соединена с группой входов первого регистра, управляющий вход которого подключен к восьмому выходу регистра микрокаманд, а выходы соединены с входами блока памяти точек перегиба термов, выходы которого соединены с входами блока памяти тангенсов и группой входов счетчика, группа управляющих

1 2 б 2 1 1

EN 5Е(DIS $Н EZ ЕМ/

40 входов которого соединена с десятым выходам регистра микракоманд, выход счетчика соединен с входом установки триггера, вход сброса которого соединен с входом сброса второго регистра и одиннадцатым выходом регистра микрокоманд, прямой l1 инDGpc ный выходы триггера соединены с первым и вторым управляющими входами третьего арифметика-логического блока соответственно, выходы блока памяти тангенсав соединены с первой группой информационных входов третьего арифметика-логического блока, выходы которого соединены с входами второго регистра, группа управляющих входов которого соединена с двенадцатым выходом регистра микракаманд, а выходы соединены с второй группой входов третьего арифметика-логического блока и второй группой входов первого арифметика-логического блока. выходы сдвигового регистра соединены с первой группой входов четвертого арифметика-логического блока и первой группой входов мультиплексора, выход четвертога арифметика-логического блока соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с тринадцатым выходом регистра микракоманд, а выход соединен с первым входом второго элемента И, второй вход которого соединен с четырнадцатым выходом регистра микракаманд, а выход соединен с входам мультиплексора, управляющий вход которого соединен с пятнадцатым выходом регистра микракаманд, выходы мультиплексора соединены с группой входов первого блока элементов И и входам третьего регистра, выход которого соединен с второй группой входов мультиплексора и второй группой входов третьего арифметика-логическога блока, а управляющий вход подключен к шестнадцатому выходу регистра микракаманд.

26

ЕЧС

ММ

ОЧТ

Уха юл

go адр

1758642

Таблица 2

Таблица 3

3758642

1758642

1758642

1758642

1758642

1758642

РВ1 &18 ввлВ

РР26лВ игрив

6п 10

ЕР7

1758642

1758642

Составитель С.Демидов

Редактор А.Маковская Техред М.Моргентал Корректор А.Долинич

Заказ 3001 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, M0cKD3, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул.Гагарина, 101