Устройство для деления десятичных чисел

 

Изобретение относится к вычислительной технике и может быть использовано для быстрого деления десятичных чисел. Целью изобретения является сокращение аппаратурных затрат на реализацию устройства. Устройство содержит регистры 1-3 делимого , делителя и частного, блок 4 формирования кратных делителя, четыре вычитателя 5-8, первый и второй коммутаторы 10-11 и нововведенный коммутатор 9. t ил. 2 табл.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)5 G 06 F 7/52

ГОСУДАРСТВЕННЫЙ КОМИ1 ЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР,.;, =;:,":, "f94 (P с

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

1 (21) 4811735/24 (22) 09.04,90 (46) 07.11,92, Бюл. N 41 (71) Научно-исследовательский институт электронных вычислительных машин (72) Ю.А.Баран и А.А,Шостак (56) Авторское свидетельство СССР

hL 1241235, кл. G 06 F 7/52, 1984.

Авторское свидетельство СССР

М 1688239, кл, G 06 F 7/52, 1989, „„ Ы„„1774328 А1 (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ ДЕСЯТИЧНЫХ ЧИСЕЛ (57) Изобретение относится к вычислительной технике и может быть использовано для быстрого деления десятичных чисел. Целью изобретения является сокращение аппаратурных затрат на реализацию устройства, Устройство содержит регистры 1 — 3 делимого, делителя и частного, блок 4 формирования кратных делителя, четыре вычитателя

5 — 8, первый и второй коммутаторы 10 — 11 и нововведенный коммутатор 9, f ил. 2 табл.

1774328

Изобретение относится к вычислительной технике и может быть использовано и ри разработке быстродействующих устройств деления десятичных чисел.

Известно устройство для деления деся- 5 тичных чисел, содержащее регистры делимого, делителя и частного, блок формирования кратных, восемь вычитэтелей, сумматор и блок формирования цифры частного, 10

Недостатком известного устройства является большое количество аппаратуры, Наиболее близко к предлагаемому — устройство для деления десятичных чисел, содержащее регистры делимого, делителя и 15 частного, два коммутатора, пять вычитателей, сумматор, блок формирования кратных и блок формирования цифры частного, причем входы уменьшаемых первого и второго вычитателей соединены с выходом регистра 20 делимого и первым информационным входом первого коммутатора, выход которого соединен с входами уменьшаемых третьего, четвертого и пятого вычитателей и первым информационным входом второго коммута- 25 тора, второй, третий и четвертый информационные входы которого соединены соответственно с выходами третьего, четвертого и пятого вычитателей, вход вычитаемого третьего вычитателя соединен с 30 первым выходом блока формирования кратных и первым информационным входом сумматора, вход вычитаемого четвертого вычитателя соединен с выходом регистра делителя, входом блока формирования 35 кратных и вторым информационным входом сумматора, выход которого соединен с входом вычитаемого пятого вычитателя. второй и третий выходы блока формирования кратных соединены с входами вычитаемых соот- 40 ветственно первого и второго вычитателей, выходы которых соединены с вторым и третьим информационными входами соответственно первого коммутатора, выход второго коммутатора соединен с информа- 45 ционным входом регистра делимого, управляющий вход устройства соединен с входами разрешения записи регистров делимого, делителя и частного, выходы знаковых разрядов вычитателей соединены с 50 входами блока формирования цифры частного, первый выход которого соединен с. информационным входом младшего разряда регистра частного, а второй и третий Bbl ходы — с управляющими входами первого и 55 второго коммутаторов соответственно, Недостаток известного устройства— большие аппарэтурные затраты, Цель изобретения — сокращение аппаратурных затрат.

Поставленная цель достигается тем, что в устройство для деления десятичных чисел, содер>кащее регистры делимого, делителя и частного, два коммутатора, четыре вычитателя, блок формирования кратных, причем входы уменьшаемых первого и второго вычитателей соединены с выходом регистра делимого и первым информационным входом первого коммутатора, выход которого соединен с входом уменьшаемого третьего вычитателя и первым информационным входом второго коммутатора, второй информационный вход которого соединен с выходом третьего вычитателя, вход которого соединен с первым выходом блока формирования кратных, второй и третий выходы которого соединены с входами вычитаемых первого и второго вычитателей, выходы которых соединены с вторым и третьим информационными входами соответственно первого коммутатора, выход регистра делителя соединен с входом блока формирования кратных и входом вычитаемого четвертого вычитателя, управляющий вход устройства соединен с входами разрешения записи регистров делимого, делителя и частного, введен третий коммутатор. выход которого соединен с информационным входом регистра делимого,выход второго коммутатора соединен с входом уменьшаемого четвертого вычитателя и первым информационным входом третьего коммутатора, второй информационный вход которого соединен с выходом четвертого вычитателя, выходы знаковых разрядов первого и второго вычитателей соединены соответственно с первым и вторым управляющими входами первого коммутатора и входами двух старших бит младшего разряда регистра частного, входы двух младших бит младшего разряда которого соединены с управляющими входами второго и третьего коммутаторов и выходами знаковых разрядов третьего и четвертого вычитателей соответственно.

На чертеже приведена структурная схема устройства для деления десятичных чисел.

Устройство содержит регистры 1 — 3 делителя,.делимого и частного соответствен, но, блок 4 формирования кратных, вычитатели 5-8 с первого по четвертый соответственно; первый 10, второй 11 и третий

9 коммутаторь|; управляющий вход 12 устройства, выходы 13-15 соответственно двукратного, четырехкратного и восьмикратного делителей блока 4, выходы

1б-19 знаковых разрядов вычитателей 6, 5, 7 и 8 соответственно, 1774328

Рассмотрим функциональное назначение и реализацию узлов и блоков устройства. Предполагается, чта делимое Х и делитель Y — правильные нормализованные. положительные дроби, т. е. 1/10 X, Y <1, Регистр 1 делителя предназначен для хранения делителя,.Он может быть построен на двухтактных синхронных 0 V — триггерах, запись информации в которые производится по синхроимпульсу при наличии разрешающего потенциала на их 1/-входах Цепи синхронизации всех регистров устройства с целью упрощения на чертеже не показаны. Отметим:.однако, что входы синхронизации всех элементов памяти регистров абьединены и соединены с входом синхронизации устройства.

Регистр 2 делимого предназначен для хранения делимого. В процессе выполнения деления в регистр 2 записываются значения остатков. Он также может быть построен на двухтактных синхронных D Чтриггерах, Регистр 3 частного предназначен для хранения частного. В процессе выполнения деления в, .нем осуществляется однотактовый сдвиг на одну десятичную цифру в сторрну старших разрядов. Он может быть построен на двухтактных синхронных 0 V— триггерах, Блок 4 предназначен для формирования двукратного (выход 13), четы рехкратного (выход 14) и восьмикратного (выход 15} делителей. Эти кратные в двоичной системе счисления могут быть получены простым сдвигом информации соответственно на один, два и три двоичных разряда в сторону старших разрядов. В десятичной системе счисления может быть использована такая же процедура сдвига,эа исключением того, что если удвоенная цифра равна или больше десяти, требуется сформировать десятичный перенос и выполнить коррекцию "+6", Блок 4 может быть выполнен как в устройстве — прототипе, т. е, на трех последовательно соединенных узлах удвоения, Вычитатели 5 — 8 предназначены для формирования разностей согласно табл. 1. Они могут быть построены любым известным способом, В табл, 1 приняты следующие обозначения: Х* — значение результата, получаемого на выходе коммутатора 10; Х** — значение результата, получаемого на выходе коммутатора 11.

Первый коммутатор 10 осуществляет выборку в соответствии с табл, 2 или остатка (делимого), хранимого в регистре 2. или одной из разностей, сформированных на выходах вычитателей 5 и G, в зависимости от знаковых разрядов данных вычитателей.

Каждый разряд кол1л утатара 10 может быть реализован на одном мультиплексоре "3 — 1", работающем в соответствии с табл. 2.

Второй коммутатор 11 передает на свой выход или результат, сформированный на выходе кол1мутатора 10, или разность, сформированную на выходе вычитателя 7. Так, если значение сигнала на выходе 18 знакового разряда вычитателя 7 равно нулю, коммутируется разность, сформированная на выходе вычитателя 7, В противном случае коммутируется информация с выхода коммутатора 10, Каждый разряд коммутатора 11 может быть реализован на одном логическом элементе 2И-2ИЛИ.

Третий коммутатор 9 передает на свой выход или результат, сформированный на выходе коммутатора 11, или раэность, сформированну а на выходе вычитателя 8. Так, если значение сигнала на выходе 19 знакового разряда вычитателя 8 равно нулю, передается разность с выхода вычитателя 8, В противном случае передается результат с выхода коммутатора 11, Каждый разряд коммутатора 9 может быть реализован на одном логическом элементе 2И вЂ” 2ИЛИ.

Устройство для деления десятичных чи30. сел работает следующим образом, В первом такте работы устройства в регистр 1 делителя загружается n — разрядный делитель и обнуляется регистр 3 частного.

Во втором такте происходит формирование

35 двух- четырех- и восьмикратного делите-! лей в блоке 4 формирования кратных и одновременно в регистр 2 делимого заносится делимое, На этом подготовительный этап заканчивается и начинается собственно де40 ление.

В первом такте собственно деления на

Bbl÷èTýTåëÿõ 5 и 6 осуществляется вычитание иэ делимого четырех- и восьмикратного делителей соответственно, Затем на

45 основании значений знаковых разрядов вычитателей 5 и 6 с помощью коммутатора 10 выбирается или результат, сформированный на выходе одного из вычитателей 5 и 6, или содержимое регистра 2 делимого, После

50 этого из полученного на выходе коммутатора 10 результата на вычитателе 7 вычитается двукратный делитель, Далее, на основании знакового разряда вычитателя 7 с помощью коммутатора 11 выбирается ре55 зультат, сформированный на выходе вычитателя 7 или коммутатора 10. После этого из полученного на выходе коммутатора 11 результата в вычитателе 8 вычитается делитель. Затем на основании знакового разряда вычитателя 8 с помощью коммута1774328

Таблица 1

Таблица 2 ный нэ выходе вычитателя 8 или коммутатора 11.

Первый такт собственно деления заканчивается с приходом на вход 12 управляющих сигналов, по которым в регистре 3 5 частного осуществляется однотактный сдвиг информации на один десятичный разряд в сторону старших разрядов с одновременной записью в его младший разряд первой (старшей) десятичной цифры частно- 10

ro, а также осуществляется запись результата (он является первым остатком), образованного на выходе коммутатора 9, со сдвигом на один десятичный разряд в сторону старших разрядов в регистр 2 делимо- 15 го.

Во всех остальных тактах собственно деления устройство работает аналогично.

После выполнения и тактов в регистре 3 частного формируется и — разрядное част- 20 ное.

Формула изобретения

Устройство для деления десятичных чисел, содержащее регистры делимого, дели- 25 теля и частного, два коммутатора, четыре вычитателя, блок формирования кратных, причем входы уменьшаемых первого и второго вычитателей соединены с выходом регистра делимого и с первым информационным 30 входом первого коммутатора, выход которого соединен с входом уменьшаемого треть.его вычитателя и первым информационным входом второго коммутатора, второй инфор35 мационный вход которого соединен с выходом третьего вычитателя, вход вычитаемого которого соединен с первым выходом блока формирования кратных, второй и третий выходы которого соединены с входами вычитаемых первого и второго вычитателей, выходы которых соединены с. вторым и третьим информационными входами соответственно первого коммутатора, выход регистра делителя соединен с входом блока формирования кратных и входом вычитаемого четвертого вычитателя, управляющий вход устройства соединен с входами разрешения записи регистров делимого, делителя и частного, о тл и ч а ю щ ее с я тем, что, с целью сокращения аппаратурных затрат, устройство содержит третий коммутатор, выход которого соединен с информационным входом регистра делимого, выход второго коммутатора соединен с входом уменьшаемого четвертого вычитателя и первым информационным входом третьего коммутатора, второй информационный вход которого соединен с выходом четвертого вычитателя, выходы знаковых разрядов первого и второго вычитателей соединены соответственно с первым и вторым управляющими входами первого коммутатора и входами двух старших бит младшего разряда регистра частного, входы двух младших бит младшего разряда которого соединены с управляющими входами второго и третьего коммутаторов и выходами знаковых разрядов третьего и четвертого вычитателей.