Ячейка матричного коммутатора

 

Изобретение относится к вычислительной технике и может быть использовано в качестве базового элемента при построении коммутирующих систем многопроцессорных вычислительных структур. Цель изобретения - расширение функциональных возможностей за счет обеспечения четырехнаправленной коммутации данных. Ячейка матричного коммутатора содержит шесть схем сравнения, первые и вторые входы которых подключены попарно к четырем информационным шинам, первый преобразователь кода, входы которого соединены с выходами схем сравнения, второй преобраИзобретение относится к вычислительной технике и может быть использовано в качестве базового элемента при построении коммутационных систем многопроцессорных вычислительных структур. Известно коммутирующее устройство, содержащее две группы блоков согласования интерфейсов, первые вход и выход каждого из которых соединены с соответствующими входами и выходами устройства, узел настройки и матрицу коммутирующих зователь кода, входы которого соединены с четырьмя информационными шинами, регистр , информационные входы которого соединены с выходами первого и второго преобразователей кодов, причем синхровход регистра подключен к шине синхронизации , четыре элемента И. первые входы которых подключены к первым четырем выходам регистра, вторые входы элементов И соединены с шиной настройки, четыре шинных формирователя, входы выборки кристалла которых соединены с выходами элементов И, Входы задания направления шинных формирователей соединены с вторыми четырьмя выходами регистра, информационные входы первого и второго шинных формирователей подключены к первой информационной шине, информационные входы третьего и четвертого шинных преобразователей соединены с третьей информационной шиной, выходы первого и четвертого шинных формирователей подключены к второй информационной шине, выходы второго и третьего шинных формирователей подключены к четвертой информационной шине. 1 ил.; 2 та5л. элементов, причем первые входы и выходы коммутирующих элементов связаны с блоками согласования интерфейсов первой группы, а вторые входы и выходы соединены с блоками согласования второй группы. Недостатком данного устройства является ограниченность функциональных возможностей . Наиболее близкой к изобретению по технической сущности является ячейка матричного коммутатора, содержащая схему (Л 00 СО сл I

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (ю5 G 06 F 7/00

ГОСУДАРСТВЕ ННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4787842/24 (22) 30,01.90 . (46) 23,12.92, Бюл, ¹ 47 (71) Киевский политехнический институт (72) И.В.Братусина, А.Г.Накалюжный, В,П.Тарасенко и Е,M,ØBåö (56) Авторское свидетельство СССР..

N 1118993, кл. G 06 F 3/04, 15/16, 1983, Авторское свидетельство СССР

N 1290291, кл. G 06 F 7/00, 1985. (54) ЯЧЕЙКА МАТРИЧНОГО КОММУТАТОРА (57) Изобретение относится к вычислительной технике и может быть использовано в качестве базового элемента при построении коммутирующих систем многопроцессорных вычислительных структур. Цель изобретения — расширение функциональных возможностей за счет обеспечения четырехнаправленной коммутации данных. Ячейка матричного коммутатора содержит шесть схем сравнения, первые и вторые входы .которых подключены попарно к четырем информационным шинам, первый преобразователь кода, входы которого соединены с выходами схем сравнения, второй преобраИзобретение относится к вычислительной технике и может быть использовано в качестве базового элемента при построении коммутационных систем многопроцессорных вычислительных структур.

Известно коммутирующее устройство, содержащее две группы блоков согласования интерфейсов. первые вход и выход каждого иэ которых соединены с соответствующими входами и выходами устройства, узел настройки и матрицу коммутирующих

„„. Ж„„1783510 А1 зователь кода, входы которого соединены с четырьмя информационными шинами, регистр, информационные входы которого соединены с выходами первого и второго преобразователей кодов, причем синхров- ход регистра подключен к шине синхронизации, четыре элемента И, первые входы которых подключены к первым четырем выходам регистра, вторые входы элементов И соединены с шиной настройки, четыре шинных формирователя, входы выборки кристалла которых соединены с выходами элементов И. Входы задания направления шинных формирователей соединены с вторыми четырьмя выходами регистра, информационные входы первого и второго шинных формирователей йодключены к первой информационной шине, информационные входы третьего и четвертого шинных преобразователей соединены с третьей информационной шиной, выходы первого и четвертого шинных формирователей подключены к второй информационной шине, выходы второго и третьего шинных формирователей подключены к четвертой информационной шйне. 1 ил. 2 табл, элементов, причем первые входы и выходы коммутирующих элементов связаны с блоками согласования интерфейсов первой группы. а вторые входы и выходы соединены с блоками согласования второй группы.

Недостатком данного устройства является ограниченность функциональных В03можностей.

Наиболее близкой к изобретению по технической сущности является ячейка мат- . ричного коммутатора, содержащая схему

1783510 сравнения, RS-триггер, элемент И и шинный первой по шестую, входы младших разряформирователь, причем первый и второй дов регистра соединены с выходами второго входы схемы сравнения соединены с первой шифратора, входы которого соединены с и второй информационной шинами ячейки, шинами данных ячейки, первая шина данвход сброса ячейки соединен с R-входом 5 ных которой соединена с первыми входами

RS-триггера, первый вход элемента И сое- второй и третьей схем сравнения, вторая динены с настроечным входом ячейки, вы- шина данных ячейки соединена с первыми ход "Не равно" схемы сравнения соединен входами четвертой и пятой схем сравнения, с $-входом RS-триггера, тактовый вход кото- первый вход шестой схемы сравнения соерого соединен с входом синхронизации 10 динен с вторыми входами второй и четверячейки, вход задания направления ячейки той схем сравнения и третьей шиной данных соединен с первым управляющим входом ячейки, четвертая шина данных которой сошинного формирователя, второй управляю- единена с вторыми входами третьей, пятой щий вход которого соединен с выходом эле- и шестой схем сравнения, первый двунапмента И, второй вход которого соединен с 15 равленный вход второго шинного формироинверсным выходом RS-триггера, первая вателя соединен с первой шиной данных . - информационная шина ячейки соединена с . ячейки, третья шина данных которой соедиинформационными входами шинного фор- нена с первыми двунаправленными входамирователя, выходы которого соединены с ми третьего и четвертого шинных второй информационной шиной ячейки, 20 формирователей, вторые двунаправленные

Недостатками данного устройства явля- входы второго и третьего шинных формироются ограниченные функциональные воз- вателей соединены с четвертой шиной данможности, так как оно не может быть ных ячейки, вторая.шина данных которой использовано для связи между процессор- соединена с вторым двунаправленным вхоными элементами одной группы в матрич- 25 дом.четвертого шинного формирователя, ном коммутаторе. Благодаря введению дополнительно

Цель изобретения — расширение функ- трех шинных формирователей, пяти схем циональных возможностей устройства за сравнения, двух шифраторов, регистра и сосчет обеспечения четырехнаправленной ответствующих связей между элементами коммутации данных. 30 коммутирующей ячейки, а также благодаря

Поставленная цель достигается тем, что изменению способа настройки обеспечиваячейка матричного коммутатора, содержа- ется настройка коммутации четырех инфорщая первый шинный формирователь, пер- мационных шин по символическим именам вую схему сравнения и первый элемент И,: непосредственно одной ячейкой, а не чевыход которого соединен с входом выборки 35 тырьмя коммутирующими ячейками по пропервого шинного формирователя, первый и тотипу. Значительно расширены второй двунаправленные входы которого функциональные возможности ячейки. КоМ соединены соответственно с первой и вто- мутационное поле, построенное на таких рой шинами данных, причем первый и вто- коммутирующих ячейках, позволяет связырой входы первой схемы сравнения 40 вать элементы одной группы (для создания соединены соответственно с первой и вто- подобныхсвязей ячейкой-прототипомнеоброй шинами данных ячейки, дополнительно ходимо построение коммутирующего узла содержитдва шифратора, регистр, со второ- из более чем четырех коммутирующих элего по четвертый шинные формирователи, с ментов, при этом значительно возрастают второй по шестую схемы сравнения и с вто- 45 аппаратурные затраты). рого по четвертый элементы И, выход К-ro На чертеже дана структурная схема элемента И (К = 2, 3, 4) соединен с входом предлагаемой ячейки. выборки К-го шинного формирователя, вход Ячейка матричного коммутатора содервыбора направления которого и вход выбо- жит четыре шины.1-4, шесть схем.сравне. ра направления первого шинного формиро- 50 ния 5-10, два шифратора 11 и 12, региСтр 13, вателя соединены с выходами младших четыре элемента И 15-18, четыре шинных .разрядов регистра, выходы старших разря- формирователя 20-23, причем выход t-го довкоторогосоединеныспервымивходами элемента И (1 = 15, 16, 17, 18) соединен с элементов И с первого по четвертый; вторые входом выборки j-ro шинного формироватевходы которых соединены с настроечными ля (j = 20, 21, 22,:23) соответственно, вход

55 вхОдами ячеики, тактовый вход которой со- выбора направления которого соединен с единен с тактовым входом регистра, входы выходами младших разрядов регистра 13, старших разрядов которого соединены с вы- выход старших разрядов которого соединеходами первого шифратора, входы которого ны с первыми вхоДами. элементов И с 15-ro соединены с выходами схем сравнения с по 18-й, вторые входы которыхсоединены с

1783510 настроечным входом 19 ячейки. тактовый вход 14 которой соединен с тактовым входом регистра 13, входы старших разрядов которого соединены с выходами шифратора

11, входы которого соединены с выходами схем сравнения с 5-й по 10-ю, входы младших разрядов регистра 13 соединены с выходами шифратора 12, входы которого соединены с шинами 1 — 4 данных ячейки, шина 1 данных которой соединена с первыми входами схем 5 — 7 сравнения, шина 2 данных ячейки соединена с первыми входами схем 8 и 9 сравнения и вторым входом схемы 5 сравнения. первый вход схемы 10 сравнения соединен с вторыми входами схем 6 и 8 сравнения и шиной 3 данных ячейки, шина 4 данных которой соединена с вторыми входами схем 7, 9 и 10 сравнения, первые двунайравленные входы шинных формирователей 20 и 21 подключены к шине

1 данных, первые. двунаправленные входы шинных формирователей 22 и 23 подключены к шине 3 данных ячейки, шина 2 данных которой соединена с вторыми двунаправленными входами шинных формирователей

20, 23, а шина 4 данных ячейки соеДинена с вторыми двунаправленными входами шинных формирователей 21, 22.

Ячейка матричного коммутатора рабатает следующим образом. В начале настройке схемы нулевой потенциал, подаваемый на настроечный вход 19, устанавливает элементы И 15-18 в нулевое состояние, при этом нулевой сигнал снимается с их выходов и поступает на входы. выборки шинных формирователей 2023, переводя их в состояние высокого импеданса и обеспечивая разрыв связей между шинами данных 1, 2 и 3, 4.

Процесс настройки схемы заключается в следующем. Коды, несущие информацию

О символических именах коммутируемых.каналов связи; поступают по шинам данных

1-4, причем старшие (и-1) разрядов поступают на схемы сравнения 5-10, их попарное совпадение на схемах сравнения определяет канал передачи информации, младший разряд каждого кода несет информацию о режиме работы данного канала связи (прием или передача информации), Сигналы с выходов схем сравнения кодов 5-10 поступают в качестве адреса на адресные входы шифратора 11, а младшие разряды символических имен поступают в виде адреса на адресные входы шифратора 12.

В табл. 1, 2 приведены правила преобразования, кода для шифратора 11 и 12 соответственно. Причем заранее предполагается, что конфликтные ситуации исключены, Выходные сигналы шифраторы 11 и 12 поступают на информационные входы регистра 13 и записываются B него синхросигналом с шины 14 синхронизации, тем самым заканчивается режим настройки и сигнал настройки снимается с шины 19.

Теперь по шине 19 Настройки высокий потенциал, который поступает на вторые

10 входы элементов 15-18 И, и на их выходах повторяются сигналы с первых четырех выходов регистра 13. В соответствии со значениями этих сигналов включится соответствующий шинный формирователь, 15 а значения сигналов с вторых выходов регистра 13 определяет направление передачи информации.

Пусть необходимо обеспечйть передачу информации из шины 1 а шину 2. Тогда

2р совпадение старших (и-1) разрядов символических имен, поступающих н ., схему срав-. нения 5 с шин 1 и 2, даст на выходе этой схемы единичный сигнал. Нэ адресные входы шифратора 11 поступит код, располо25 женный в шестой строке табл. 1 (100000).

Соответствующий ему выходной код 1000 определит включение шийного формирователя 20. Младший разряд передающего канала равен единице(в данном случае — Шина .

1), Искомый код находят в седьмой строке,. табл. 2. В соответствии с этим кодом на вход задания направления шинного формирователя 20 поступит единичйый сигнал, что определит его включение в прямом35 направлении и передачу информации из шины 1 в шину 2, Предлагаемая ячейка матричного коммутатора может быть выполнена с использованием элементов различных серий, Так, 40 например, в качестве схемы сравнения кодов могут быть использованы микросхемы

К555СН1 и К531СП1, которые йоэволяют строить схемы сравнения с разрядностью, кратной четырем. В качестве регистра мо45 жет быть использована микросхема

К555ИР23. Элементы И могут быть элементами микросхемы К155ДЕ1. Шинные формирователи (другое название этих элементов — магистральные усилители) используются для отключения или подключения источников и приемников информации к шинам, так как их информационные выходы имеют три устойчивых состбяния, Для управлечия работой микросхемы К580ВА86 имеются два входа: вход. ко-.орый управляет выборкой кристалла, и вход, который определяет направление передачи информации, Первый и второй преобразователи могут быть реализованы на микросхемах постоянных запоминающих устройств К556РТ4.

1783510

Предлагаемая коммутирующая ячейка позволяет образовывать пространственные коммутационные структуры с количеством измерений не менее двух, При этом аппаратурные затраты не пре- 5 вышают того значения. которое потребова- лось бы при реализации пространственных структур" на четырех ячейках по прототипу, Кроме того, данная ячейка имеет меньшее количество внешних управляющих !О шин, что особенно существенно при реализаций данного коммутирующего элемента в виде микросхемы.

Формула изобретения 15

Ячейка матричного коммутатора, содержащая первый шинный формирователь, первую схему сравнения и первый элемент

И,-вйход которого соединен с входом выборки первого шинного формирователя, первый и второй двунаправленные входы которого соединены соответственно с первой и второй шиной данных, первый и второй входы первой схемы сравнения 25 соедйнены соответственно с первой и вто- . рой шиной данных ячейки, о т л и ч а ю щ ая с я тем, что, с целью расширения функциональных возможностей за счет обеспечения четырехнаправленяой коммутации 3О данных, она содержит два шифратора, регистр, с второго по четвертый шинные фар° мирователи, с второй по шестую схемы сравнения и с второго по четвертый элемент

И, выход К-го элемента И(К=2.3 4)соеди- 35 нен с входом выборки К-го шинного формирователя, вход выбора направления

ШиФратор 11..! г Входной код

Выполняемое действие

0 0 1 0 О О

1 0 О О

2 О О О с

Открыть шинный Формирователь (ШФ) 22 для связи между виными данных (ШД) 3 и 4

Открыть ШФ 20 и 21 для связи между .

ЫД2и4

Открыть ШФ 23 для связи иежду ШД 2 и 3

Открыть ШФ 21 для связи мекду ШД и 4

Открыть ШФ 20 и 23 для связи между ШД 1 и 3

Открыть ШФ 20 для связи между ШД 1 и 2

Открыть ШФ 22 и 23 для связи между ШД 2,3 и 4

Открыть ШФ 22 и 23 для связи между ШД 2,3 и 4

Открыть ШФ 20 и 22 для связи между ШД 1,2,3 и 4

О 1 О 1 1 0 О

0 О 1

1 О О

0 О 1

0 О 0

О 1 1

0,1 1

О 1 О

-3 0 0 О

4 0 0 1

5 О 1 О

6 1 0 0

7 0 О О

8 О 0 D

9 0 О 1

0 О

О О

О 1

О 1

1 О

1 О

1 1

1 О

О О

О 0

О О

0 1

1 О

О,, О

Открыть ШФ 20 и 22 для связи между ШД 1,2,3 и 4

° В ю

Выходной код Г

АО Al А2 А3 А4 А5 О 1

10 О 1 0 0 О 1 1 0 1 0 которого и вход выбора направления первого шинного формирователя соединены с выходами младших разрядов регистра, выходы старших разрядов которого соединены с первыми входами элементов И с первого по четвертый, вторые входы которого соединены с настроечным входом ячейки, тактовый вход которой соединен с тактовым входом регистра, входы старших разрядов которого соединены с выходом первого шифратора, входы которого соединены с вйходами схем сравнения с первой по шестую, входы младших разрядов регистра со-. единены с выходами второго шифратора, входы КОтоРого соединены С шинами Данных ячейки, первая шина данных которой соединена с первыми входами второй и третьей схем сравнения, вторая шина данных ячейки соединена с первыми входами четвертой и пятой схем сравнения; первый вход шестой схемы сравнения соединен с вторыми входами второй и четвертой схем сравнения и третьей шиной данных ячейки, четвертая шина данных которой. соединена с вторыми входами третьей, пятой и шестой схем сравнения, первый двунаправленный вход второго шинного формирователя соединен с первой шиной данных ячейки, третья шина данных которой соединена с первыми двунаправленными входами третьего и четвертого шинных формирователей, вторые двунаправленные входы второго и третьего шинного формирователей соединены с четвертой шиной данных ячейки, вторая шина данных которой соединена с вторым двунправленным входом четвертого шинного формирователя.

Таблица l

1783510

Прополженйе табл. 1

««««

Выходной код J

«««»»Ф «

И Вкодиой код

АО А1 А2 АЗ А4 А5

««

11 1 0 О 0 0 1

Вылолияеиое действие

0 1 2 3 п1 ...

1 О 1 0 Открыть ШФ 20 и 22 для связи между ЫД 1,2,3 и 4

0 О 1 1 Открыть ШФ 22 и 23 для связи между ШД 2,3 и 4

1 1 0 0 . Открыть ШФ 20 и 22 для связи между ШД 1,2 и 4

1 0 0 Открыть ШФ 20 и 21. для связи между ШД 1,2 и.4

0 1 0 1 Открыть ШФ 21 и 23 для связи между ШД 1,2,3 и 4

0 1 0 1 Открыть ШФ21 и 23 для связи между ШД 1,2,3 и4

0 1 О 1 Открыть ШФ21 и 23 для связи между ШД.1,2,3 и 4

1 0 1 О Открыть ШФ 20 и 23для связи между Ig 1,2,3 и 4

1 1 О 0 Открыть ШФ20и21 для связи между Cg 1,2и4

0 1 О .1 . Открыть ПЬ 21 и 23 для связи между ШД 1,2,3 и 4

1 0 О 0 Открыть ШФ 20,22 и 23 для связи между

ШД 1,2,3 и 4 .

0 1 1 1 Открыть ШФ 21,22 и 23 для связи между ШД l,2,3 и 4

0 1 1 Открыть ШФ 21,22 и 23 для связи между

ШД1,2,3 и 4

1 1 0 Открыть ШФ 20,21 «22 для связи между Lg 1,2,3 и 4

О 1 1 0

1 О. 1 0

0 0 1 0

1 .1 0 0

О 1 0 0

0 1 0 0

1 0 0 0

1 0 0 0

0 0 0 0

12 0 0

13 0 О

14 1 0

15 0 0 ..16 0 1 . l7 1 0

18 0 1

19 1 0

20 !

21 0 0 1 0 1 1

22 0 0 1 0 1

23 1 0 0 1 1 0

24 1 1 1 0 0 0

«« »»«»

Таблица 2

Шифратор 12

I, П р и м е ч а н и е . Х вЂ” состояние разряда безразлично;

->, - — направление передачи информации через винный формиро- ватель; — в йрямом направлении; (- — в обратном направлении.

1783510

Составитель И.Братусина

Техред M,Моргентал,. Корректор СЛисина

Редактор Г,Бельская

Производственно-издательский комбинат "Патент", r. Ужгород, ул,Гагарина, 101

Заказ 4516 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5