Отказоустойчивое устройство для умножения чисел

 

Изобретение относится к области вычислительной техники и может быть использовано при разработке быстродействующих устройств для умножения чисел повышенной надежности, удобных для изготовления с применением технологии БИС и СБИС. Целью изобретения является сокращение аппаратурных затрат. Отказоустойчивое устройство для умножения содержит п основных операционных блоков, m резервных операционных блоков, первую и вторую группы по (n+m) коммутаторов, коммутатор множимого и блокуправления. В устройстве организован принцип обходного пути потока информации через неисправные и неиспользованные операционные блоки, что дает возможность сократить аппаратурные затраты на реализацию средств управления реконфигурацией и коммутацию. 4 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

1777134 Al (я)э G 06 F7/52,,11/00

У

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4811518/24 (22) 09.04.90 (46) 23.11.92. Бюл. М 43 (71) Научно-исследовательский институт электронных вычислительных машин (72) А.А.Шостак и В.В.Яскевич (56) Авторское свидетельство СССР

М 888109, кл. G 06 F 7/52, 1978.

Авторское свидетельство СССР

М 1702362, кл. 6 06 F 7/52, 1990. (54).ОТКАЗОУСТОЙЧИВОЕ УСТРОЙСТВО

ДЛЯ УМНОЖЕНИЯ ЧИСЕЛ (57) Изобретение относится к области вычислительной техники и может быть использовано при разработке быстродействующих

Изобретение относится к области вычислительной техники и может быть использовано при разработке быстродействующих устройств умножения чисел повышенной надежности, удобных для изготовления с применением технологии БИС и СБИС.

Известно устройство умножения чисел, содержащее и операционных блоков (и— разрядность множимого), каждый из которых включает одноразрядный регистр множимого, узел вычисления разрядных значений произведения и два буферных регистра с соответствующими связями.

Данное устройство удобно для изготовления с применением БИС и СБИС, отличается достаточно высоким быстродействием.

Недостатком его является низкая надежность.

Наиболее близким по технической сущности к изобретению является отказоустойустройств для умножения чисел повышен"ной надежности, удобных для изготовления с применением технологии БИС и СБИС.

Целью изобретения является сокращение аппаратурных затрат. Отказоустойчивое устройство для умножения содержит и основных операционных блоков, m резервных операционных блоков, первую и вторую группы по (и+в) коммутаторов, коммутатор множимого и блок управления. В устройстве организован принцип обходного пути потока информации через неисправные и неиспользованные операционные блоки, что дает возможность сократить аппаратурные затраты на реализацию средств управления реконфигурацией и коммутацию. 4 ил. чивое устройство умножения чисел, содержащее п основных операционных блоков (и — разрядность множимого}, m резервных операционных блоков(п1 = 1,2,3, ...), первую и вторую группы по (n+m) коммутаторов, m коммутаторов мно>кимого, m регистров замены, и элементов ИЛИ и блок управления, причем вход множителя устройства соединен с входами множителя основных и резервных операционных блоков, вход слагаемого j-го основного операционного блока (J - 1, ..., n) соединен с первым выходом j-ro коммутатора первой группы, вход множимого — с входом множимого устройства и информационным входом k-га коммутатора множимого (k = 1, ..., m), выход которого соединен с входом множимого k-ro резервного операционного блока, вход слагаемого которого соединен с выходом (n+k)-co коммутатора первой группы, j-й информацион3 l 777134 ный вход которого соединен с вторым выходом J-го коммутатора первой группы, выход результата j-ro основного операционного блока соединен с первым информационным входом J-го коммутатора второй группы, второй информационный вход которого соединен с выходом j-ro элемента ИЛИ, k-й вход которого соединен с )-м выходом (n+k)го коммутатора второй группы, информационный вход которого соединен с выходом результата k-ro резервного операционного блока, информационный вход I-ro коммутатора первой группы (! = 1, ..., n-1) соединен .с выходом (i+1)-го коммутатора второй группы, управляющие входы J-x коммутаторов первой и второй групп обьединены между собой и соединены с выходом отказа )-го основного блока блока управления и первыми входами m регистров замены. первый выход

k-го регистра замены соединен с управляющими входами k-го коммутатора множимого и (n+k}-х коммутаторов первой и второй групп, второй выход k-го регистра замены соединен с вторым входом (k+1}-ro регистра замены, второй выход m-ro регистра замены соединен с выходом структуры устройства, вход запрета которого соединен с вторым входом первого регистра замены, выход первого коммутатора второй группы соединен с выходом результата устройства, вход коррекции которого соединен с информационным входом и-го коммутатора первой группы, третий и четвертый входы m регистров замены соединены соответственно с вторым выходом блока управления, первым входом блока управления и первым входом контроля устройства, второй вход контроля которого соединен с вторым входом блока управления, третий и четвертый выходы которого соединены соответственно с выходами отказа и прерывания устройства.

Известное устройство имеет более высокую надежность, поскольку продолжает функционирование после отказов операционных блоков. Недостатком известного устройства являются большие аппаратурные затраты на реализацию средств управления и коммутации.

Целью изобретения является сокращение аппаратурных затрат.

Поставленная цель достигается тем, что а отказоустойчивом устройстве для умножения чисел, содержащем и основных операционных блоков (n — разрядность множимого), гп резервных операционных блоков (m 1, 2, 3, ...), первую и вторую группы по (n+m) коммутаторов, коммутатор множимого и блок управления, причем вход множителя устройства соединен с входами множителя основных и резервных операционных блоков, входы множимого m резервных операционных блоков соединены с соответствующими m выходами коммутато5 ра множимого, информационный вход которого соединен с входом множимого устройства, первый и второй входы контроля которого соединены соответственно с первым и вторым входами блока управле10 ния, выходы отказа и прерывания которого соединены соответственно с выходами отказа и прерывания устройства. выход результата которого соединен с выходом первого коммутатора второй группы, пер15 вые выходы (и+в) коммутаторов первой группы соединены с входами слагаемых соответствующих и основных и m резервных операционных блоков, выходы результата которых соединены с первыми информаци20 онными входами соответствующих (n+m) коммутаторов второй группы, информационный вход i-ro (i = f, ..., n-1) коммутатора первой группы соединен с выходом (1+1)-го коммутатора второй группы, управляющие

25 входы J-x коммутаторов первой и второй групп (J - 1...„n) обьединены между собой и соединены с выходом отказа j-го основного блока блока управления, в нем входы множимого и основных операционных бло30 ков соединены с соответствующими и входами коммутатора множимого, информационные входы коммутаторов с иго no(n+m-1)-й первой группы соединены с выходами коммутаторов с(п+1)-ro по(п+е}-й

35 второй группы соответственно, информаци. онный вход (n+m}-го коммутатора первой группы соединен с входом коррекции устройства, вторые входы коммутаторов первой группы соединены с вторыми

40 информационными входами соответствующих коммутаторов второй группы, управляющие входы t-x коммутаторов первой и второй групп (t - и+1, ..., m) обьединены между собой и соединены с выходом запре45 та блока управления и первым управляющим входом коммутатора множимого, второй управляющий вход которого соединен с выходом отказа )-го основного блока блока управления.

50 Отказоустойчивое устройство умножения чисел содержит отличительные признаки, не обнаруженные ни в одном из известных аналогичных устройств — а нем вторые выходы коммутаторов первой груп55 пы соединены с вторыми информационными входами соответствующих коммутаторов второй группы. а входы слагаемого и основных операционных блоков соединены с соответствующими выходами коммугвторв множимого. Это позволяет обеспечить рв1777134 ботоспособность устройства с использованием и основных и резервных операционных блоков; организуя "обходной путь" потока информации через неисправные и неиспользуемые операционные блоки, сократив, таким образом, аппаратурные затраты на реализацию средств управления реконфигурацией и коммутацию.

На фиг.1 приведена структурная схема предлагаемого устройства; на фиг.2 — структурная схема операционного блока; на фиг.3 — функциональная схема коммутатора множимого для случая и =4, m =2; на фиг.4 — функциональная схема блока управления подключением резерва.

Устройство для умножения чисел (фиг.1) содержит и основных операционных блоков

1 (n — число разрядов множимого) m резервных операционных блоков 2 (m = 1, 2, 3...), (n+m) коммутаторов 3 первой группы, (n+m) коммутаторов 4 второй группы, коммутатор

5 множимого, блок 6 управления, входы 7 и

8 множителя и множимого устройства соответственно, вход 9 коррекции устройства, первый 10 и второй 11 входы контроля устройства, выходы 12 — 14 результата, прерывания и отказа устройства соответственно.

Вход множителя j-го O = 1, ..., n) блока 1 соединен с входом множителя k-го (k = 1, ° .., m) блока 2 и входом 7 множителя устройства, вход множимого j-го блока 1 — с J-м выходом 15 коммутатора 5, вход 16 слагаемого — с первым выходом J-го коммутатора 3, выход 17 результата j-го блока 1 соединен с вторым информационным входом J-го коммутатора 4, вход множимого k-го блока 2 соединен с (n+k}-м выходом 15 коммутатора

5, вход 18 слагаемого k-го блока 2- с первым выходом (n+k)-ro коммутатора 3, выход 19 результата k-ro блока 2 соединен с вторым информационным входом (п+К)-го коммутатора 4, второй выход 20 1-го (1 = 1, ..., n+m) коммутатора 3 соединен с первым информационным входом I-го коммутатора 4, выход

21 I-го коммутатора 4 соединен с информационным входом (I — 1)-ro коммутатора 3, выход 21 первого коммутатора 4 соединен с выходом 12 результата устройства, вход 8 коррекции которого соединен с информационным входом (n+m)-го коммутатора 3, управляющие входы j-х коммутаторов 3 и 4 обьединены и соединены с вторым управляющим входом коммутатора 5 и выходом 22 блока 6, выход 23 которого соединен с первым управляющим входом коммутатора 5 и с управляющими входами (n+k)-х коммутаторов 3 и 4, первый и второй входы блока 6 соединены с первым 10 и вторым 11 входами контроля устройства соответственно, выход прерывания блока 6 соединен с выхо15 щие разряды сомножителей, поступающих

35

Он может быть реализован на элементах

2И-2ИЛИ.

Коммутатор 5 множимого предназначен для передачи разрядов множимого со свое55 го информационного входа (входа 8 устрой; ства) в определенном порядке на свои выходы 15 в соответствии с управляющими сигналами. Порядок коммутации следующий: под действием управляющих сигналов

10

50 дом 13 прерывания устройства, выход 14 отказа которого соединен с выходом отказа блока 6, вход 8 множимого устройства соединен с информационным входом коммутатора 5 множимого.

Рассмотрим функциональное назначение и реализацию узлов и блоков устройстsa.

Операционные блоки 1(2) предназначены для вычисления разрядных значений произведения и формируют на своих выходах 17(19} результата значения (ХУ + А + В) мл, где мл означает младший разряд двухразрядного результата; ХУ вЂ” соответствуюна входы множителя и множимого блоков

1(2);

А — одноразрядное слагаемое, поступающее на вход 16(18) слагаемого блоков 1(2);

 — внутреннее одноразрядное слагаемое, хранимое в одном из буферных регистров блоков 1(2).

Реализация блоков 1(2) показана на фиг.2. В этом случае каждый блок 1(2) содержит узел 24 вычисления разрядных значений произведения, буферные регистры 25 и

26 и регистр множимого 27. В регистре 27 хранится соответствующий разряд множимого, Узел 24 формирует двухразрядные значения функции

F=XY+A+ В, старшие и младшие разряды которых записываются соответственно в регистры 25 и

26. Реализация узла 24 зависит от требаваний к регулярности структуры и к быстродействию и может быть осуществлена известным образом. Регистры 25 — 27 могут быть реализованы на синхронных двухтактных О-триггерах, причем регистры 25 и 26 имеют входы установки в нулевое состояние.

Коммутатор 3 предназначен для выдачи информации со своего входа на первый или второй свои выходы в зависимости от управляющих сигналов. Он может быть реализован на элементах 2И.

Коммутатор 4 предназначен для передачи информации на свой выход с первого или второго своих информационных входов в зависимости от управляющих сигналов. (определяемых состоянием операционных

1777134 блоков — рабочий/отказавший) осуществляется сдвиг влево разрядов множимого, начиная с позиции,, соответствующей отказавшему операционному блоку. Например, для коммутатора 5, показанного на фиг.3, при отказе второго операционного блока 1, сигналом "1" во втором разряде на первом управляющем входе коммутатора 5 (выходе 22 блока 6) разрешается прохождение информации через группы элементов И

29 и ИЛИ 34 таким образом,.что разряды множимого с второго по и-й передаются на выходы 25 коммутатора 5 с третьего по(п+1)й. Коммутатор 5 может быть реализован различными методами, например, как это ,показано на фиг.3. В этом случае для коммутации 4-разрядного множимого с информационного входа коммутатора 5 на шесть его выходов 15 (для использования в устройстве . с четырьмя основными и двумя резервными операционными блоками) коммутатор 5 со-, держит 28 двухвходовых элементов И 2832, 9 двухвходовых элементов ИЛИ 33-36 и один четырехвходовый элемент ИЛИ 37.

Блок 6 управления подключением резерва предназначен для выдачи управляющих сигналов на прерывание работы устройства при отказах основных и резервных блоков 1(2), на отключение отказавших блоков 1(2) и подключение в работу резервных блоков 2, на перекоммутацию разрядов множимого между рабочими блоками 1(2), а также для выдачи сигнала об отказе устройства после m+1 отказов блоков 1(2). Одна из возможных реализаций блока 6 показана на фиг.4. Блок 6 содержит n RS-триггеров 38 первой группы, m RS-триггеров 39 второй группы,. элемент ИЛИ 40, счетчик 41 и дешифратор 42. В триггерах 38 и 39 хранится информация о состоянии соответственно основных и резервных блоков 1(2). Одновременно с.записью в триггеры 38 и 39 сигналы об отказах блоков 1(2) через элемент ИЛИ

40 поступают на счетный вход счетчика 41, устанавливая его в очередное состояние, и на выход прерывания блока 6 (выход 13 устройства), вызывая прерывание работы устройства. Дешифратор 42 определяет очередной резервный блок 2, который должен включиться в работу, и устанавливает соответствующий триггер 39 в нулевое состояние. После(m+1) отказов блоков 1(2) на (m+1)-м выходе дешифратора 42 формируется сигнал, поступающий на выход 14 отказа устройства.

На структурных и функциональной схемах с целью упрощения условно не показаны цепи установки в нулевое состояние регистров 25 и 26 блоков 1, 2, триггеров 38 и счетчика 41 блока 6, цепь установки триггеров 39 в исходное единичное состояние, а также цепи синхронизации регистров 25 — 27 блоков 1, 2, однако можно отметить, что имеется общая цепь синхронизации регистров 25 и 26 блоков 1, 2, цепь установки в нулевое состояние регистров 25 и 26 соединема с цепью синхронизации регистров 27 блоков 1, 2, а также имеется общая цепь установки в исходное состояние триггеров

38 и 39 и счетчика 41 блока 6 (включает цепь

10 установки в нулевое состояние триггеров 38 и счетчика 41 и цепь установки в единичное состояние триггеров 39).

Устройство работает следующим обра15 зом.

8 исходном состоянии регистры 25 и 26 блоков 1(2), триггеры 38 и счетчик 41 блока

6 обнулены, триггеры 39 блока 6 установлены в "1", коммутаторы 3 и 4 под управлением

20 нулевого кода на выходе 22 блока 6 и единичного кода на выходе 23 блока 6 настроены на организацию связей между блоками 1 и исключение иэ работы блоков 2 (органиэацию обходного пути), коммутатор 5 под дей25 ствием этих же управляющих сигналов настроен на передачу разрядов множимого с входа 8 устройства на первые свои и выходов 15, в регистре 27 j-го (j = 1, ..., n) блока 1 хранится J-й разряд множимого.

30 Устройство работает в двух режимах; рабочем и реконфигурации.

В рабочем режиме в устройстве производится умножение и-разрядных сомножителей в течение 2п тактов с использованием

35 и операционных блоков1(2). Пусть все блоки

1 исправны. В каждом иэ и первых тактов работы устройства на его вход 7 поступает по одному разряду, начиная с младших, множитель. При этом в )-м Ц - 1, ..., и) блоке

40 1 производится умножение разряда множителя, поступающего на его вход множителя с входа 7 устройства, на J-й разряд множимого, хранимый в регистре 27 j-го блока 1, и прибавление к младшему разряду получив;

45 шегося при этом двухразрядного произведения младшего разряда произведения

0+1)-го блока 1. сформированного в предыдущем такте и поступающего на вход 16 слагаемого J-го блока 1 с первого выхода J-ro

50 коммутатора 3, а также старшего разряда произведения j-ro блока 1, сформированного в предыдущем такте и хранимого в его регистре 25, Сформированные к концу такта старший и младший разряды произведения

55 J-го блока 1 записываются в его регистры 25 и 26 соответственно.

После выполнения и первых тактов работы. устройства на его вход 7 поступает нулевая информация и далее осуществляется еще дополнительно и тактов, в течение

1777134 которых из устройства выводится с соответствующим преобразованием информация, хранимая в регистрах 25 и 26 блоков 1. Следует отметить, что вывод 2п-разрядного произведения сомножителей в устройстве осуществляется через его выход 12 по одному разряду в каждом такте. В рассмотренном случае на вход 9 коррекции устройства во всех его тактах работы подается нулевая информация. В тех же случаях, когда требуется получить округленное значение произведения, необходимо в первом такте работы устройства на его вход 9 подать определенную информацию (например, для округления 2п-разрядного произведения сомножителей, представленных в двоичнокодированной шестнадцатиричной системе счисления, необходимо на вход 9 в первом такте подать двоичный код 1000). Это позволяет осуществить округление результата без дополнительных временных затрат.

Вход 9 может быть использован также для введения результирующей коррекции по знакам множимого и множителя в случае умножения чисел в дополнительном коде.

В процессе функционирования блоки

1(2) могут отказывать. Будем предполагать, что каждый операционный блок 1(2) имеет средства обнаружения отказа в виде средств встроенного контроля, которые могут быть организованы любыми известными способами, например дублированием или контролем по модулю. Информация о состоянии блоков 1(2) поступает на входы 10 и 11 устройства в моменты опроса средств контроля блоков 1(2), периодичность которого определяется различными требованиями к работе устройства. Ввиду малой вероятности одновременного отказа двух и более блоков 1(2) эта ситуация не рассматривается. Средства контроля блоков 2, находящихся в "горячем" (нагруженном) или

"холодном" (ненагруженном) состоянии. опрашиваются при условии включения соответствующего блока 2 в процесс вычисления произведения сомножителей, причем вероятность отказа резервных блоков 2 в случае "холодного" резервирования значительно ниже.

Рассмотрим работу устройства. в режиме реконфигурации.

Пусть работа устройства обеспечивается и основными блоками 1, а все блоки 2 находятся в резерве. При отказе J-го блока

1 через вход 10 устройства сигнал об этом. поступает на первый вход блока 6, где устанавливает J-й триггер 38 в "1", и через элемент ИЛИ 40 и выход прерывания блока 6 поступает на выход 13 устройства, вызывая прерывание его работы. Кроме того, по сигналу отказа счетчик 41 устанавливается в состояние "1" и на первом выходе дешифратора 42 формируется сигнал, устанавливающий первый триггер 39 в "0" (в исходное

5 состояние все триггеры 39 установлены в

1 "}, который через выход 23 блока 6 посту. пает на управляющие входы (и+1)-х коммутаторов 3 и 4, в результате чего вход 18 слагаемого первого блока 2 подключается к

10 входу 9 коррекции устройства, а выход 19 первого блока 2 соединяется с входом 16 слагаемого и-го блока 1. Сигнал "1" с выхода

J-го триггера 38 блока 6 через его выход 22 поступает на управляющие входы J-x комму15 таторов3 и 4, которые исключают иэ работы

J-й блок 1 (организуется обход), кроме того, этим же сигналом в коммутаторе.5 осуществляется коммутация выходной информации таким образом, что J-й разряд.множимого с входа 8 устройства поступает на (J+1)-й выход 15 коммутатора 5, (J+1)-й разряд множимого — íà (J+2)-й выход и т.д., т.е. осуществляется сдв r влево разрядов множимого, начиная с J-lo разряда. Таким

25 образом, первый блок 2 включается в работу и устанавливается новая конфигурация устройства. По окончании режима реконфигу- . рации на вход 8 устройства подается множимое, разряды которого через комму30. татор 5 записываются в регистры 27 блоков

1 и первого блока 2 следующим образом: первые (J — 1) разрядов множимого — в соответствующие блоки 1, с J-го по (и-1)-й разряды множимого — в блоки 1 с (J+1)ro по п-й, э

35 и-й разряд множимого — в первый блок 2.

Одновременно с этим обнуляются регистры

25 и 26 блоков 1 и 2, Далее устройство вновь переходит в рабочий режим и начинает выполнять умножение с первого такта (как это

40 было описано выше).

При отказе во время работы устройства еще одного блока 1 выполняются аналогичные действия по прерыванию работы устройства; установке в "1" соответствующего

45 триггера 38 блока 6, исключению из работы отказавшего блока 1, сдвигу влево в коммутаторе 5 разрядов множимого, начиная с разряда, соответствующего отказавшему блоку 1, переключению счетчика 41 с де50 шифратором 42 во второе положение и установке в "0" второго триггера 39, в результате чего второй резервный блок 2 включается в работу.

Если же произойдет отказ в блоке 2, 55 включенном в работу вместо отказавшего ранее блока 1, то в устройстве осуществляется следующая последовательность действий. По сигналу на входе 11 устройства через элемент ИЛИ 40 блока 6 выдается сигнал на прерывание нормальной работы и

1777134 переход устройства в режим реконфигурации. Этим же сигналом соответствующий триггер 39 устанавливается в "1" и производится исключение из работы отказавшего блока 2. Счетчик 41 переключается в очередное состояние, и по сигналу с соответствующего выхода дешифратора 42 устанавливается в "0" очередной триггер 39, в результате чего в рабочую конфигурацию включается следующий резервный блок 2. В коммутаторе 5 сигналом об отказе блока 2 осуществляется перекоммутация выходов разрядов множимого путем сдвига влево информации, начиная с соответствующего отказавшему блоку 2 выхода 15 коммутатора 5.

После регистрации счетчиком 41 и дешифратором 42 блока 6 (m+1)-го отказа блоков 1(2) на выход 14 устройства выдается сигнал об его отказе, указывающий на возможность дальнейшей реконфигурации и правильной. работы устройства.

Таким образом, устройство за счет скользящего резервирования запасными операционными блоками сохраняет работоспособность до (я+1)-ro отказа в операционных блоках.

Устройство состоит иэ одинаковых узлов и блоков, что делает его перспективным при разработке современных наращиваемых средств на БИС и СБИС.

Технико-экономические преимущества отказоустойчивого устройства умножения чисел заключаются в сокращении аппаратурных затрат на реализацию средств управления реконфигурацией и коммутации (в предположении, что устройство обрабатывает 32-разрядные числа, представленные в

28 256-ричной системе счисления, и при использовании двух резервных блоков, на реализацию средств управления и коммутации затрачивается примерно в 1,6 раз меньше аппаратуры).

Формула изобретения

Отказоустойчивое устройство для умножения чисел, содержащее и основных операционных блоков (n — разрядность множимого). m резервных операционных блоков(т -1,2...,), первую и вторую группы по (n+m) коммутаторов. коммутатор множимого и блок управления, причем вход мно10

20 жителя устройства соединен с входом множителя основных и резервных операционных блоков, входы множимого в резервных операционных блоков соединены с соответствующими m выходами коммутатора множимого, информационный вход которого соединен с входом множимого устройства, первый и второй входы контроля которого соединены соответственно с первым и вторым входами блока управления, выходы отказа и прерывания которого соединены соответственно с выходами отказа и прерывания устройства, выход результата которого соединен с выходом первого коммутатора второй группы, первые выходы (n+m) коммутаторов первой группы соединены с входами слагаемых соответствующих и основных и m резервных операционных блоков, выходы результата которых соединены с первыми информационными входами соответствующих (n+m) коммутаторов второй группы, информационный вход I-го коммутатора первой группы (l - 1...„п-1) соединен с выходом (1+1)-го коммутатора второй группы. управляющие входы J-х коммутаторов первой и второй групп 0 = 1...„n) объединены между собой и соединены с выходом отказа j ro основного блока управления, отл ич а ю щее с я тем, что, с целью сокращения аппаратурных затрат, входы множимого и основных операционных блоков соединены с соответствующими и выходами коммутатора множимого, информационные входы коммутаторов с иго по (n+m-1}-й первой группы соединены с выходами коммутаторов с (и+1)-го no(n+m)второй группы соответственно, информационный вход (и+в)-го коммутатора первой группы соединен с входом коррекции уст40 ройства, вторые выходы коммутаторов первой группы соединены с вторыми информационными входами соответствующих коммутаторов второй группы, управляющие входы t-x коммутаторов, первой и

45 второй групп (t - n+1, ..., m) объединены между собой и соединены с выходом запрета блока управления и первым управляющим входом коммутатора множимого, второй управляющий вход которого соеди50 нен с выходом отказа j-го основного блока управления.

1777134

1777134

Составитель А.Шостак

Техред М. Моргентал I

Корректор lvl.Керецман

Редактор Т,Иванова

Производственно-издательский комбинат "Патент", r. Ужгород, ул. Гагарина, 101

Заказ 4122 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ CCCP

-113035, Москва, Ж 35, Раувская наб., 4/5