Устройство для выделения признаков при распознавании случайных сигналов

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано в системах распознавания случайных сигналов, в частности для выделения признаков радиолокационных сигналов при вариациях ширины и смещения их спектра . Цель изобретения - расширение области применения за счет обеспечения возможности увеличения класса распознаваемых сигналов. Цель достигается введением в известное устройство второго аналого-цифрового преобразователя, второго квадратора, второго сумматора, регистра , блока оценки параметров, блока определения экстремальных чисел, третьего сумматора, второго блока постоянной памяти , второго регистра, двух счетчиков. третьего регистра, трех элементов задержки , блока вычитания, второго умножителя, элемента ИЛИ-НЕ, элемента НЕ. 5 з.п.ф-лы, 9 ил. ел

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)5 6 06 К 9/00

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4877902/24 (22) 24,10.90 (46) 23.02.93. Бюл. N. 7. (71) Харьковский институт радиоэлектроники им. акад, M.K,ßíãåëÿ (72) В,А.Омельченко, А.B,Oìåëü÷åíêî, С.В,Омельченко и В.М.Безрук (56) Небабин B,ÄСергеев В.В„Методы и техника радиолокационного распознавания, — M.: Радио и связь, 1984, с.30.

Авторское свидетельство СССР

N. 1013987, кл. G 06 К 9/00, 1981. (54) УСТРОЙСТВО ДЛЯ ВЫДЕЛЕНИЯ ПРИЗНАКОВ ПРИ РАСПОЗНАВАНИИ СЛУЧАЙНЫХ СИГНАЛОВ (57) Изобретение относится к автоматике и вычислительной технике и может быть использовано в системах распознввания слуИзобретение относится к автоматике и вычислительной технике и может быть использовано в системах распознавания случайных сигналов, в частности. для. выделения признаков радиолокационных сигналов при вариациях ширины и смещения их спектра.

Цель изобретения — расширение области применения за счет обеспечения возможности увеличения класса распознаваемых сигналов.

На фиг.1 приведена структурная схема предлагаемого устройства; на фиг.2 — структурная схема анализатора; на фиг.3 — структурная схема блока оценки параметров; на фиг.4 — структурная схема блока для определения экстремальных чисел: на фиг.5— структурная схема вычислителя; на фиг.6—

„„ДЦ„„1797134 Al чайных сигналов, в частности для выделения признаков радиолокационных сигналов при вариациях ширины и смещения их спектра. Цель изобретения — расширение области применения за счет обеспечения возможности увеличения класса распознаваемых сигналов. Цель достигается введением в известное устройство второго аналого-цифрового преобразователя, второго квадратора, второго сумматора, регистра, блока оценки параметров, блока определения экстремальных чисел, третьего сумматора, второго блока постоянной памяти, второго регистра, двух счетчиков, третьего регистра, трех элементов задержки, блока вычитания, второго умножителя, элемента ИЛИ-НЕ, элемента НЕ, 5 з.п,ф-лы, 9 ил. структурная схема шифратора; на фиг.7— структурная схема блока вычитания; на фиг.8 — пример выполнения структурной О схемы узла элементов И; на фиг.9 — пример 4 выполнения структурной схемы элемента @ сравнения. 6д

Устройство для выделения признаков фь при распознавании случайных сигналов содержит переыи 1 анапого-цифроаои преоо- ) и разователь, первый 2 аналоговый вход еай устройства, анализатор 3, первый 4 квадратор, первый сумматор 5, второй 6 аналогоцифровой преобразователь,. второй 7 аналоговый вход устройства, второй 8 квадратор, второй 9 сумматор, первый 10 регистр, первый 11 блок постоянной памяти, блок 12 оценки параметров, блок 13 определения экстремальных чисел, третий 14 сум1797134 матор, второй блок постоянной памяти, второй 16 регистр, первый 17 и второй 18 счетчики, третий 19 регистр, первый 20, второй

21 и третий 22 элементы задержки, блок 23 вычитания, первый 241 и второй 242 умножи- 5 тели, схема ИЛИ-НЕ 25, схема НЕ 26, входная шина 27 порога устройства, выходные шины 281,...,28, вход синхронизации 29 устройства, вход начальной установки 30 устройства, выход сопровождения выдачи информации 31 устройства.

Анализатор 3 (фиг.2) содержит первую

321 и вторую 322 входные информационные шины, постоянные запоминающие устройства 331,...,33n, сУмматоРы 341„.„34n пеРвой "5 гРУппы, сУмматоРов 351,...,35n.втоРой гРУпПЫ, РЕГИСТРОВ 361,...,36n ПЕРВОЙ ГРУППЫ, РЕГИСТРОВ 371...,37n ВтОРОй ГРУППЫ, СХЕМ вычисления 381,...,38п функции Y = X12+ Х2, г схему НЕ 39, счетчик 40, выходные шины

411„...41n, вход 42 Установки, пеРвый 431 и второй 432 тактовые входы.

Блок 12 оценки параметров (фиг.3) содержит входные информационные шины

441,...,44n, первый 451 и второй 452 вычисли- 25 тельные блоки, первую группу и узлов схем

И 461,...,46„, вторую группу узлов схем И

1 1

461,...,46n2, первую группу и-1 схем ИЛИ

471,.„,47(-1), вторую группу(п-1) схем ИЛИ

471 „„,47(n-1), входы порога 49, входную 30 шину 501,...,50n номера канала, первую 511 и втОрую 512 выходные информационные шины.

Блок 13 для определения экстремальных чисел (фиг.4) содержит п входных ин- 35 формационных шин 521„,,52n, (n-1) групп схем сравнения 53 „.,53, причем I-я груп1 и-1 па схем сравнения 531 состоит из I схем сравнения 531,...53 соответственно, и элеI ментов И 541,...,54,, выходную шину 40

551; „.,55п

Каждый из вычислительных блоков 451 и 452 (фиг,5) содержит и входных информационных шин 561„.„56,, (и-1) сумматоров

571,...,57(n-1) (n-1) схем сравнения 581,...,58(n-1), схему 59 шифрования, выходную Шину 60 вычислительного блока, входную шину порога 61 вычислительного блока. Входная шина порога 61 вычислительного блока является первыми входами (и-1) схем сравнения 581,...,58(n 1). Выходы (и-1) схем сравнения 581,...,58(n-1) являются 1,...,(п-1) входами схемы шифрования 59. Входные информационные шины 561,...56л соединены соответственно с первым входом перво- 55 го 571 сумматора, со вторыми входами сумматоров 571...„57(-1). Выходы сумматоров 571,„.,57(n-1) являются вторыми входами (n-1) схем сравнения 581,...,58(,-1), Bыходы сумматоров 571„„57(n-2) соответственно соединены с первыми входами сумматоров

572, ...,57(n-1), Шифратор (фиг.б) содержит I0g2(n)-1

СХЕМ КОНтрОЛя ЧЕтНОСтИ 621,....62log2(n)- (П1) входов 631,...63n-1, выходную шину

641,.„,64log2(n)-1. В Ы Х Од Н а я Ш И На

641„.,64log2(n)-1 СООтВЕтСтВЕН НО я ВЛяЕтСя ВЫходами Iog2(n)-1 схем контроля четности .

621„.„62log2(n)-1 И П/2 ВХОДОМ 63п/2 СХЕМЫ шифрования. J-й вход 1-й схемы контроля четности 62, где i = 1,2„„,(Iog (n)-1, J =

1,2,... ((и/2())-1 подключен к 2 J входу

63(2 j) шифратора, Блок 23 .вычитания (фиг.7) содержит шифратор 65, и-разрядный двухвходовый сумматор 66, I-схем НЕ 671,672„,67, первая

2 -разрядная входная шина 68 блока вычитания, где 681,...,682 соответствующие разl ряды входной шины 68, вторую I-разрядную входную шину 69, где 691,...,69 соответствующие разряды входной шины 69 блока вычитания, разрядная выходная шина 70 блока вычитания, где 701„...701 соответствующие разряды выходной шины 70, при этом первая входная шина 68 соединена соответственно с 2 входами шифратора 65, выходы которого соответственно соединены с первыми входами двухвходового сумматора 66, выходы которого являются I-разрядной выходной шиной блока 23 вычитания, кроме того i-e разряды второй входной шины 68ь где i=1,2,...,I соответственно соединены с входами i-x схем НЕ 66, выходы которых. являются соответствующими разрядами вторых входов двухвходового сумматора 66.

Узел элементов И 46 (фиг,8) содержит схему И 711,...71ь, первые входы 721,...,72b, второй вход 73, выходы 741,...,74ь, при этом первые входы 72 подключены к первым входам j-x схем И 71), выходы которых являются выходами 74, где J = 1,...,b, кроме того, второй вход 73 подключен ко вторым входам всех схем И 711,„..„.,,71b.

Элемент сравнения 53 (фиг.9) содержит каскадное соединение компараторов 75, схему НЕ 76, первую 77 и вторую 78 входные шины, первый 79 и второй 80 выходы, причем первая 77 и вторая 78 входные шины соответственно подключены к первым и вторым входам каскадного соединения компараторов 75, выход которого подключен к первому 79 выходу схемы сравнения 53 и входу схемы НЕ 76, выход которой является вторым выходом схемы сравнения 53.

Устройство работает следующим образом.

На вход начальной установки 30 устройства подается положительный импульс, который производит начальную установку первого 17 и второго 18 счетчиков, цифрово1797134 го анализатора 3 спектра и первого 10 регистра через схему ИЛИ-НЕ 25, второго 16 и третьего 19 регистров через схему НЕ 26.

На вход синхронизации 29 устройства поступают тактовые импульсы. Первый 17 счетчик работает в режиме обратного счета тактовых импульсов синхронизации устройства, поступающих на счетнь1й вход "-1" первого 17 счетчика. Так как отрицательный импульс с выхода заема первого 17 счетчика поступает на вход записи информации перcoro 17 счетчика, то коэффициент пересчета (модуль пересчета) будет соответствовать коду N на информационных входах первого счетчика 17, В начальный период работы устройства на информационных входах первого 17 счетчика нулевой код, так как второй

16 регистр был ранее установлен, что соответствует минимальному коэффициенту деления, коэффициенту пересчета тактовых импульсов синхронизации устройства первым 17 счетчиком. Второй 18 счетчик производит счет количества импульсов заема первого 17 счетчика. .Распознаваемый случайный сигнал в виде двух квэдратурных составляющих аналогового сигнала синфазной ReSbx(t) и квадратурной IMSbx(t) с первого 2 и второго 7 аналоговых входов поступают на входы первогo 1 и второго 6 аналого-цифровых преобразователей соответственно, где происходят квантования по уровням и дискретизации во времени выше указанных аналоговых сигналов, при этом период временной дискретизации прямо пропорционален коэффициенту пересчета первого 17 счетчика, импульсы заема которого поступают на вход синхронизации первого 1 и второго 6 аналого-цифровых преобразователей, Первый 4 и второй 8 квадраторы производят возведения в квадрат цифровых отсчетов ReS(n) первого 1 и отсчетов lmS(n) второго 6 аналого-цифровых преобразователей соответственно. Результаты суммирований кодов с выходов первого 4 и второго

8 квадраторов на первом 5 сумматорелоступают на первые информационные входы второго 9 сумматора, где и роисходит суммирование с кодами, хранимыми в первом

10 регистре. Код с выходов второго 9 сумматора по фронту импульса с выхода первого

20 элемента задержки, который задерживает импульс заема. первого 17 счетчика, записывается в первый 10 регистр. Таким образом, в первом 10 регистре происходит накопление квадрированных цифровых отсчетов в соответствии с выражением

P = ((ReS(e)) + (ImS(e)) ) п =1

Второй 24 умножитель производит умножение кода Р, хранимого в первом регистре 10, на код D с входной шины 27 порога, при этом результат умножения П поступает на входную шину 49 порога вычислительно.го блока 12.

Цифровые отсчеты с выходов первого 1 и второго 6 аналого-цифровых преобразователей в виде синфазной ReS(n) и квадратурной ImS(n) составляющих поступают на первые и вторые адресные входы первого 11 постоянного запоминающего устройства.

В каждом цикле работы устройства для выделения признаков первый 241 умножитель производит умножение кода Ирг с выхода третьего 19 регистра, содержимое которого Vlpr = 0 в первом цикле вследствие начальной установки третьего 19 регистра, на коды A(k), выдаваемые с информационных выходов второго 18 счетчика в соответствии с формулой

t/) (k) = И„, - A(k), где k — номер импульса относительно начала цикла на счетном входе второго 18 счетчика;

Ир — содержимое третьего 19 регистра;

1/i (k) — код на третьем адресном входе третьего 19 регистра.

Результаты умножений t/r (k) поступают с выходов первого 241 умножителя на третьи адресные входы первого блока 11 постоянной памяти, который запрограммирован при изготоьлении устройства и производит вычисления табличным- способом в соответствии с выражениями:

ReS()p(k) = ReS(k) cos(2 л, 1/) (k)/N) +

+ImS(k) sin(2 л . 1/)(k)/N);

40 imS ((k) = ImS(k) cos(2 л 1/ (k)/Nj-ReS(k) sin(2 л - 1/i(К)/N), где ReSnp(k) — синфазнэя составляющая преобразованных отсчетов;

ImSnp(k) — квэдратурная составляющая

45 преобразованных отсчетов;

N — количества разрядов третьего адресного входа первого блока постоянной памяти;

t/i(k) — коды на третьем адресном входе первого 11 блока постоянной памяти;

ReS(k) — коды на первом адресном входе первого 11 блока постоянной памяти;

lmS(k) — коды на втором адресном входе

° . первого блока 11 постоянной памяти.

Таким образом, происходит преобразование цифровых отсчетов с первого 1 и второго 6 аналого-цифровых преобразователей, соответствующее переносу спектра информации в низко-частотную область спектра. .При этом в первом цикле перенос спектра не

1797134

W(m) =

25 происходит, что соответствует режиму поиска частоты преобразования.

Вычисленные отсчеты ReSnp(m), ImSnp(m) поступают с первых и вторых ийформационных выходов первого блока 11 постоянной памяти на первые и вторые информационные входы анализатора 3. . Анализатор 3 спектра работает следующим образом, В начале циклов работы цифрового анализатора 3 спектра инверсный импульс со входа установки 42 поступает на входы установки гашения регистров 361...Д36в первой группы, на входы установки гашения регистров 371... .,37 второй группы, через схему НЕ 39 на вход установки счетчика 40, S РЕЗУЛЬтатЕ ЧЕГО РЕГИСТРЫ 361,...,36n ПЕРВОЙ группы, регистры 371,...,37, второй группы и счетчик 40 сбрасываются.

На второй тактовый вход цифрового анализатора 3 спектра поступают импульсы, количество которых подсчитывает счетчик 40.

Постоянные запоминающие устройства

33 ....33л, которые запрограммированы при изготовлении устройства по кодам ReSnp(m), ImSIIp(m) на первой 321 и второй 322 информационных шинах, состояние счетчика 40 вычисляют табличным способом выходные информационные отсчеты в соответствии с выражениями;

ReXI(m) - ReVI(m) ReSnp(m) — lmVI(m)

1еЯпр(гп);.

lmXi(m) = ImVI(m) РеЯпр(гп) + ReVI(m)

ImSnð(m)„ где ReXI(m) — реальная составляющая на первых выходах постоянных запоминающих устройств ÇÇI;

ImXI(m) — мнимая составляющая на вторых выходах постоянных запоминающих устройств 33l;

ReVI(m) — реальная составляющая внутреннего коэффициента постоянного запоминающего устройства 33l;

ImVI(m) — мнимая составляющая внутреннего коэффициента постоянного запоминающего устройства 331;

ReSnp(m) —. синфазная составляющая преобразованных m-ых отсчетов на первых информационных входах цифрового анализатора 3 спектра;

ImSnp(m) — квадратурная составляющая

° преобразованных m-х отсчетов на вторых информационных входах цифрового анализатора 3 спектра;

m — коды на информационных выходах первого 17 счетчика.

Реальная ReVI(m) и мнимая ImVI(m) составляющие внутренних коэффициентов блоков 33 формируются таблично в блоках

331,....33л равны произведениям функций окон Мl(гп) (например Хемминга, Кайзера, прямоугольного и т.д.) и базисной функции дискретного преобразования CI(m):VI(m) =

5 ReVI(m)+jim VI(m) = W(m) Ci(m), Примеры различных окон W(m) приведены ниже.

Окно прямоугольное;

W(m) = 1

10 Окно треугольное;

W(m) = 1 - (rn-1)/и

Окно Хемминга:

W(m) = 0,54 + 0,46 cos(z m/n)

Окно Кайзера:

15 W(m) = (1о(3 яг(1-п1/и ))/(1о(3 )), где lо,(z) =.Х (()/j!)

3 — p 2

Окно Парзена:

20 -1 6т (2л) (1 — — (1 — — )) и П для m = 0,1 ... и/2 (л) (1 — — ), для е = n/2 +1...n

Окно Райсса:

W(m) = (2 л ) (1 - — ), Окно Пуасона:

30 m

W(m) = ехр- Зл—

Окно Блэкмана-Харриса:

W(m) = ао- а1соз(7г m/n+

+ n2) соз(27г m/n)-аэсоз(Зл m/n), 35 где ао = 0,63588; а) = 0,4883; а2 =- 0,1413; аэ = 0,01 I7.

Базисная функция спектрального преобразования соответствует выражению:

C (m) = exp(j2 m ) = cos(2 л, )+ ! m t.m

+jsin (2 л „) ! m где I 1,2,.„,п; m = 1,2,...,n.

По фронту m-x относительно начала

45 цикла импульсов на первом тактовом входе цифрового анализатора 3 спектра, которые задержаны на элементе задержки 23 по отношению к фронтам импульсов на втором тактовом входе цифрового анализатора 3

50 спектра, результаты суммирований сумматорами 34>,...,34> первой группы кодов цифровых отсчетов с первых выходов постоянных запоминающих устройств

331,...,33л с содержимыми соответствующих

55 регистров 36>,....36n первой группы записываются в регистры 36 „.„36 первой группы, а результаты суммирований сумматорами

351„...35П второй группы кодов цифровых отсчетов со вторых выходов постоянных за1797134

10 поминаюЩих УстРойств 331,...,33и с соДеРжимыми соответствующих регистров

371,...,37n втоРой гРУппы записываютсЯ в РеГИСтРаХ 371,...,37и ВтОРОй ГРУППЫ.

Таким обРазом, в РегистРах 361,...,36и первой группы и регистрах 371,...,37и второй группы происходят вычисления реальных

ВеУ) и мнимых 1п)У)составляющих дискретного спектра:

Re Yt - g ЯеХ (т) =, (ReVi(m)

m =1 m =1 Яе<>пр(т) - ImVi(m) ImSnp(m); и

ImYi = g ImX>(m) =. g (ImV(m)

m =1 m =1

ReSnp(m) - ReSnp(m) + ReVi(m) 1п)Япр(т), где 1 = 1,2,...,n.

Реальная Re Yi и мнимая Im Yi составляющие дискретного спектра поступают на первые и вторые адресные входы схем

381,...,38n вычисления функции Y = Х1г + Хгг, где. вычисляют:

Yi = 1<еУ) + ImYiг. где i = 1,2, .„n.

Блок для определения экстремальных чисел работает следующим образом.

Коды Х1-Хп чисел одновременно подаются на входы 521 52г" 52и, при этом на вход 52) подается код, соответствующий числу XI. Затем одновременно все схемы сравнения двух чисел вырабатывают двоич.ные признаки попарного сравнения двух входных чисел на выходах "А<В" и "А>В", которые являются первыми и вторыми выходами схем сравнения. . Поскольку вход 52) связан с первым входом схем сравнения (i-1)-й группы, а вход 521 .— с вторым входом каждой j-й схемы сравнения всех групп схем сравнения, то сигнал, вырабатываемый на выходах схемы сравнения двух чисел 531 . т,е. j-й схемы сравнеи ния, (i-1)-й группы, представляется выражением для nepE)oro выхода:

)oj = s gn(Xi-1- Xi} (8) для второго выхода:

gi)-1 = р.1-1 (9) где Xi-1 и Xi-(i-11-е и j-е входное число соответственно; l,j ф 1, п-1, »риче> 1+ 1={п-1)»ри эт«> абривиатура s gn, «»исывающая >ате>атич@с "ую фуа "цию «т»р«изв«<ьа«г«аргу>еата 2 выражеаие>;

1, если Z>0

sgn(Z) = (10)

О, если Z O

Из выражений (8) и (9) следует, что если

Xi-1 - Xi, то на первом и втором выходах схемы сравнения 531 будут уровни, соответствующие логическому "0" vi "1", что соответствует приоритету чисел с меньшими номерами, т.е. числа Х1 над числом Х)-1. где

j<(I-1).

Сравнение числа Xi, соответствующего входу 52i, с числом Xi,...,Õ, кроме Xi, соот5 ветствующие входам 521,...,52и, кроме 52, происходит на 1...((-1) схемах сравнения (I-1) группы и в l схеме сравнения I.„(I<-1) групп.

Так как сравниваемое число Х подается на первые входы 1...(1-1) схем 531 ...52и

10 сравнения {l-1)-й группы и вторые входы (-х схем 53i .,53in сравнения 1.„(n-1) групп, то число xi максимально, когда появляются единицы на первом выходе 1...(1-1) схем и и

531 ...53и сравнения(l-1)-й группы и по15 являются единицы на втором выходе 1-х схем 531...53" сравнения 1...(n-1) групп, которые.поступают на схему В 54i, в результате чего на I-м выходе 551 устройства появляется единичный сигнал.

20 Следовательно, номера всех максимальных чисел из данного входного набора чисел определяется из условия

I —

Imax(l) = I sg "(g pj +

25 ) — — 1 п — 1

+ q) -(п-1)).

i = I

Блок 12 оценки параметров работает следующим образом, 30. 1 1 г

На входы первых 471,...,47и-i и вторых

471,...,47и-1 элементов ИЛИ поступают номера каналов максимальных значений спектРа со входов 501,...,50и входной шины номера канала, которые определяютлогические уровни на В на выходах первых 47)

1 схем ИЛИ и логические уровни В на выходах вторых 47) схем ИЛИ, где i=1, п- 1 в г соответствии с выражениями;

40 г

В1 = А1ЛАгЛ... ctA)+1; (12)

В) .= А)+1 Л А)+гЛ "ИАи. где А) — логический уровень на входе 50 номера канала;

В) — логический уровень на выходе первого 47 элемента ИЛИ;

В; — логический уровень на выходе вто.г рого 47 элемента ИЛИ;

i — номер схемы ИЛИ (i=1, и-1); л —. знак логической дизьюнкции логиче50 ского сложения, логического ИЛИ.

Как следует из выражения {12), на входах первых 461,...,46n и вторых 461,...,46и

1 г г г пп всех узлов схем И значения В1, гдеj)

1,(n-1, l=1, 2, при А = 1 соответствуют выра55 жению:

О, при j>i+ 1

В,1 =

1,npvj< i +1

1797134

О, приj< i+1

В2

1, при)>(+1

Таким образом, со входных 441,...,44n информационных шин блока 12 оценивания параметров через первые 46П, 1

46п-1 „...461 элементы,И на входые шины

1 1

52n,......,521 первого 451 вычислительного

1 ""11 блока поступают значения оценок спектра, номера которых не выше номера максимальной частоты, т,е. j

461,...,46n элементы И на входные шины

521,...,52n второго 452 вычислительного блока — значения оценок спектра, номера которых не ниже номера максимальной частоты, т.е. j>I+1.

Первый 451 и второй 452 вычислительные блоки работают следующим образом.

На ВХОДНЫЕ521,...,52n ИНфОРМаЦИОННЫЕ входы вычислительного блока поступают коды, соответствующие числам Вь где

i=1,2,...,п.

Результат суммирования в сумматоре

57l соответствует выражению;

F. = g B1. (14)

1=1

Коды результата суммирования на сумматора 57l, где ) =- 1, п-1, сравнивают с кодом на входной шине 61 порога П схемами сравНЕНИЯ 581Ä.„57л 1, ЧтО СООтВЕтСтВУЕт ВЫРажению:

Cl = з9п(П - F), О,(< О где sgn ®= (15)

1.(> 0

Схема 59 шифрования работает следующим образом, На входы log2(n-1) схем контроля четности поступают с и входов 631,...,63л схемы шифрования логические уровни С1, Сп

При этом логические уровни на выходе

j-й схемы 62 контроля четности, где j =

1,...,log2(l1-1), соответствуют операции суммирования по модулю 2 коэффициентов Су, где — (=1 и

d) =," С 1 (mod2) (16)

l =1 2)

j = 1„,)ogг(п-1)

di — уровни на выходе схемы контроля четности.

1 1 1

2 2 2

Коды 0 = (d1 d2 ",dlog2(n-1)1}, D2 (d1,d2 „„,dlog2(n-1) } СООтВЕтСтВЕННО ВЫда1 Ф 1

ЮтСя НЭ ПЕРВЫЕ 511(641,...64log2(n-1) ) И ВтарЫЕ 512(641,...,64 log2(n-1)) ВЫХОДНЫЕ ШИНЫ г блока 13 оценки параметров.

Код расстояния между нижней граничной составляющей спектра и номером максимума спектра D с первой выходной шины

511 блока 13 оценивания параметров и код

5 расстояния между верхней граничной составляющей спектра и номером максимума спектра D со второй выходной шины 512

2 блока 13 оценивания параметров суммируются на третьем 14 сумматоре в соответст10 вии с выражением;

Р12= D +D где 01,2 — код оценки ширины полосы дискретного спектра случайного сигнала.

Второе 15 постоянное запоминающее производится вычисление табличным способом кода коэффициента N пересчета первого 17 счетчика в соответствии с выражением:

20 Nl

N1+1 =  —, (18) д, где Nl — код нэ информационных входах второго 16 регистра;

Nl+1 — код на информационных выходах

25 второго 16 регистра;

 — коэффициент запаса полосы частот дискретного спектра (В<1).

Блок вычисления производит операцию вычисления минимальной граничной часто30 ты Ирг в соответствии с выражением:

Ирг=А-D, (19) где А = А1, A2...,An код номера канала максимального значения спектра.

После появления импульса на выходе

55 жители, постоянные запоминающие устрой35

50 устройство заранее запрограммировано и заема второго 18 счетчика с задержкой на втором 21 элементе задержки происходят записи значений N и ИРг соответственно во второй 16 и третий 19 регистры, э также выдача импульса на выход сопровождения выдачи информации 31 устройства.

Импульс с выхода третьего 22 элемента задержки, задержанный по отношению к импульсу на выходе сопровождения выдачи информации 31 устройства, через схему

ИЛИ-НЕ 25 производит начальную установку первого 10 регистра и цифрового анализатора 3 спектра.

С приходом очередных импульсов на вход синхронизации 28 устройства начинается новый цикл работы устройства для выделения признаков.

Первый 4, второй 8 квадраторы, первое.

11, второе 15 постоянные запоминающие устройства, первый 241 и второй 242 умноства 331,...,33 цифрового анализатора 3 спектра, схемы вычисления 381,...,38 функции Y = x12 + x2 цифрового анализатора 3 г спектра могут быть реализованы на микро13

1797134

15

25

35

55 схемах 556 рТ 6, 556 PT 7. либо М1623 РТ1А, М1623 РТ16.

Типовая схема подключения микросхемы 556 РТ7 предусматривает подачу на входы VO, V1, V2 с шины питания соответственно кода 011, что определяет выдачу данных с микросхемы, Адресные входы микросхем разбиваются на группы по количеству входов, используемых в вышеназванных блоках. при этом адресные входы микросхем относящихся к заданной группе являются разрядами соответствующих входов блоков. При изготовлении выше названных блоков производят программирование, т.е, запись информации, в соответствии с выражениями, приведенными в описании заявки. для вышеназванных блоков.

Каскадное соединение компараторов

75 приведено на рис.9-24. стр.147, Зельдин

Е А„Цифровые интегральные микросхемы в информационно-измерительной аппаратуре, Л., Энергоатомиздат, 1986. При этом на входы наращивания подаются уровни логических нулей, первыми и вторыми входами каскадного соединения компараторов являются входы А1 — А19, В1 — В19. а выходом—

"А<В".

Первый 17 и второй 18 счетчики, счетчик

40 цифрового анализатора 3 спектра могут быть реализованы, например, последовательным либо параллельным включением счетчиков К 155 ИЕ 7. При этом входы С всех счетчиков объединены и являются входом записи информации для первого 17 счетчика, если вход С не используется, то он подключен к лог."1". Выше указанные счетчики могут работать в прямом или обратном направлении счета, а поэтому в счетчиках. предложенного устройства можно использовать одно из направлений счета.

Входы Д1, Д2, Д4, Д8 первого, второго и т.д, счетчиков, показанных на рис.11 — 13а,б.

А,Е.Зельдин, Цифровые интегральные микросхемы в информационно-измерительной аппаратуре, Энергоатомиздат, 1986 г„являются группой информационных входов счетчика

17. при этом для остальных счетчиков на информационные входы могут быть поданы коды с шины питания, например, код "00...0" в случае прямого счета и код "111...1" в случае обратного направления счета, где "0"— общий, "1" — напряжение питания микро. схемы. При использовании прямого счета вход+1 является счетным входом счетчика, на вход-1 выдается уровень логической единицы, вход подключен к питанию микросхем. При использовании обратного счета вход -1 является счетным входом счетчика, на вход +1 выдается уровень логической единицы (вход подключен к напряжению питания микросхемы).

Входы R являются входом установки счетчика, Первый 10, второй 16 и третий 19 регистры, регистры 361,...,36, первой группы и регистры 371,....37„второй группы могут быть реализованы на d параллельно включенных регистрах 533 ИР16 или К155 ИР13, Величина определяется по формуле; d =

А/В, d = 1,...,N целое число. округленное в большую сторону, где А — общее количество входов, необходимых в регистрах устройства,  — количество информационных входов в типовом регистре 533 ИР16 или К155

ИР13.

Входами записи регистров являются входы синхронизации всех регистров, Информационными входами регистров являются входы D1,D2,D2,...,б регистров

533ИР16 или К155 ИР13, а информационными выходами 01, 02, 03..... Кроме того, на входы S1, S2, DR, DL микросхем К155ИР13 и на входы V, W всех регистров 533 ИР16 подаются сигналы логической единицы.

Входами установки (гашения) регистров являются входы R всех d регистров.

Первый 5, второй 9, третий 14 сумматоры, сумматоры 34>"",34„первой группы, сумматоры 35,...35„второй группы, сумматоры 57>,.;.,57п-1, 66 могут быть реализованы в соответствии с рис.9 — 8 стр.128. Е.А.Зельдин, Цифровые интегральные микросхемы s информационно-измерительной аппаратуре, Энергоатомиздат, 1986 г„либо на микросхемах К155ИМЗ, при этом в случае использований нескольких микросхем выход переноса Р4 микросхем с младшими разрядами подключены ко входу PO следующей 1чикросхемы

Примером схем контроля четности

621,...,62log2{n-1) могут быть микросхемы

564 СА1.

Первый 1 и второй 6 аналого-цифровые преобразователи ЦАП могут быть построены в соответствии с аналого-цифровым преобразователем по à.с.СССР ¹ 1363453, кл.

Н 03 M 1/00 от 30.12.87, бюл.,М 48, Напряжение U«подается с входа питания микросхем на вход бланкирования подается уровень логической единицы с шин питания микросхем, U,x — аналоговый вход АЦП, выходами АЦП являются выходы элементов И блока бланкирования. Fon — вход синхронизации АЦП, Первый 20, второй 21 и третий 22 элементы задержки могут быть реализованы на известном одновиб раторе.

Так как в устройстве в качестве информативных признаков служат оценки диск1797134

15 ретных спектральных коэффициентов

Фурье, то для классификации многомерных нормальных совокупностей может быть рассмотрен логарифм .выражения правдоподобия El.

Таким образом, El (Р (а AC22,, Np) — 5l (ANp, а,) .

«1

М> "(AN2,, Ng) (% (а ЛВ„В,)— (bc о2a)l+ 2 1п dt MlИо2.,о2д)

1 где Ml (Л,, аЯ) — матрица ковариаций;

3i (ANo, o9). — вектор математических ожил,аний;

Si (а Лв,,м,) — вектор оценок спектральных коэффициентов;

I — номер распознаваемого класса;

c2, — масштабный коэффициент сжатия спектра, о2Π— минимальная граничная чистота спектра;

Ь No — шаг дискретизации эталонов;

ЫД вЂ” минимальная граничная частота эталонов.

Спектральные коэффицйенты Фурье оцениваются так, что величина ahrl2p

const, то есть hN„выбирается обратно пропорционально масштабному коэффициенту л сжатия спектраа,3Np =c — в =О, rpeNi нижняя составляющая спектра сигнала, 02 — оцененная нижняя составляющая спектра сигнала. поэтому оценки спектральных коэффициентов инвариантны к смешению и изменению эффективной ширины спектра.

Поэтому для данного устройства количество эталонов вектора ai (Лж,, а9) =- ai и матрицы

Ml (Ло2,, о2Д)= Ml может быть уменьшено за

Формула изобретения

1. Устройство для выделения признаков при распознавании случайных сигналов, содержащее первый аналого-цифровой преобразователь, анализатор, первый квадратор, первый сумматор, первый блок постоянной памяти, первый умножитель, информационный вход аналого-цифрового . преобразователя является первым информационным входом устройства, группа выходов аналого-цифрового преобразователя соединена с группой информационных входов первого квадратора, группа выходов которого соединена с первой группой информационных входов первого сумматосчет хранения эталонов ai u Ml лишь для фиксированных значений параметров (Ь О2,, C22cl) .

При этом в устройстве признаки форми5 руются так, что нахождение номера класса I

1, М должно производиться только нахожденйем максимального значения вычисленного логарифма правдоподобия In = Wl. В известных устройствах вычисление лога10 рифма правдоподобия InWl для фиксированных (ANp, N3) пРивоДит к ошибкам распознавания, т.к. матрица ковариации и вектор математических ожиданий оказываются не соответствующими оценкам спектральных коэффициентов в заданном классе, Таким образом, при фиксированных матрице ковариации и векторе математических ожиданий возможно распознавание сигналов с различным сдвигом и эффективной шириной спектра. т.е. происходит расширение класса распознаваемых сигналов за счет инвариантности к смещению и изменению эффективной ширины спектра, При использовании сигналов с полосаМИ ЧаСтат Aery,mip — Ьи2зф max ДЛЯ бЕЗОШИбочного восстановления сигнала при

1 вычислении периода дискретизации необходимо в соответствии с теоремой Котель- никова использовать максимальную полосу

". частот и при этом количество спектральйых коэффицентов, приходящихся на полосу частот, должно быть аналогично равно количеству классифицируемых признаков. Однако, в связи с инвариантностью устройства к изменению эффективной ширины спектра, количество требуемых признаков Г2Ьф.max уменьшается e раз.

Щф.min ра, о т л и ч а ю щ е е с я тем, что, с целью расширения области применения эа счет обеспечения возможности увеличения класса распознаваемых сигналов, в устройство введены .второй аналого-цифровой преобразователь, второй квадратор, второй сумматор, первый регистр, блок оценки параметров, блок определения экстремальных чисел. третий сумматор, второй блок постоянной памяти, второй регистр, первый

vl второй счетчики, третий регистр, первый, второй и третий элементы задержки, блок вычитания, второй умножитель, элемент

ИЛИ-НЕ, элемент НЕ, информационный вход второго аналого-цифрового преобра1797134 " . первого блока постоянной памяти, второй тановки порога блока зоеателя является вторым информационным входом устройства, выход второго аналого-цифрового преобразователя соединен с информационным входом второго кеадратора, выход которого соединен с вторым информационным входом первого сумматора, выход которого соединей с.первым информационным входом второго сумматора, выход которого соединен с ийформационным входом первого регистра, выход которого соединен с вторым информационным входом второго сумматора и с первым информационным входом второго умножителя, информационный выход которОго соединен с установочным входом блока оценки параметров, первый и второй выходы которого соединены соответственно с первым и вторйм информационными входами третьего сумматора, выход которого соединен с первым адресным входом второго элемента памяти, выход которого соединен с информационным входом второго регистра, выход которого соединен с вторым адресным входом второго элемента памяти и информационным входом первого счетчика, выход "Переполнение" которого соединен с синхронизирующим входом первого и ВТорого аналого-цифровых преобразователей, входом первого элемента задержки, входом . записи первого счетчика, с,первым тактовым входом цифрового анализатора спект. ра, с информационным входом второго ..счетчика, выход "Переполнение" которого соединен с входом второго элемента задержки, выход которого является синхронизирующим выходом устройства и соединен с входами "Записи" второго и третьего регистров и входом третьего элемента задержки, выход которого соединен с первым входом элемента ИЛИ-НЕ, выход которого соединен с установочным входом анализа. тора и входом "Сброс" первого регистра, вход записи которого и тактовый вход анализатора подключены к выходу первого элемента задержки, выходы первого и второго аналого-цифрового преобразователей соединены соответственно с первым и вторым адресными входами первого блока постоянной памяти, первый и второй выходы которого соединенйсоответственно с первым и вторым информационными входами анализатора. группа выходов которого соединена соответственно с группой информационных входов блока оценки параметров, блока определения экстремальных чисел и является группой информационных выходов устройства, выход блока определения экстремальных чисел соединен с первым информационным входом блока вычитания и информационным входом блока оценки параметров, первый выход которого соединен с вторым информационным входом блока вычитания, выход которого соединен с информационным входом третьего регистра, выход которого соединен с первым информационным входом первого умножителя, информационный выход которого соединен с третьим адресным входом вход второго умножителя является пороговым входом устройства, счетный вход первого счетчика является синхронизирующим входом устройства, второй вход элемента

ИЛИ-НЕ объединен с установочными входами первого и второго счетчиков, с входом элемента НЕ и является установочным входом устройства, выход элемента НЕ соединен с входами гашения второго и третьего регисТра, информационный.выход второго счетчика соединен с вторым информационным входом первого умножителя.

2. Устройство по п,1, о т л и ч а ю щ е ес я тем, что блок оценки параметра содержит первый и второй вычислитель, первую и вторую груйпу из и-элементов И {и — число одновременна анализируемых сигналов), первую и вторую группу из и-1 элементов

ИЛИ, первые входы элементов И первой и второй группы являются первой группой информационных входов блока, причем первый вход первого элемента И первой группы является п-м информационным входом блока, а первый вход первого элемента И второй группы является первым информационным входом блока и наоборот, группы выходов первой и второй групп элементов И являются группами информационных входов соответственно первого и второго вычислителя, установочные входы которых объединены и являются входом ус3, Устройство по п,1, о т л и ч э ю щ е ес я тем, что анализатор содержит и блоков постоянной памяти, первую группу из п сумматоров, вторую группу из и сумматоров, первую группу из и регистров, вторую группу из и регистров, вычислитель, элемент НЕ, счетчик, первые и вторые входы каждого из и блоков соответственно объединены и являются первым и вторым информационным входом анализатора, установочные входы первой и второй групп регистров и вход элемента НЕ объединены и являются установочным входом анализатора, тактовые входы первой и второй групп регистров o6bединены и являются первым тактовым входом анализатора, тактовый вход счетчика является вторым тактовых входом анализатора, выход элемента НЕ соединен с установочным входом счетчика, информационный

1797134

20 выход которого соединен с.адресным входом каждого иэ и блоков памяти, первый и второй информационные выходы которых соединены с первыми информационными входами сумматоров соответственно первой и второй групп, выходы сумматоров первой и второй групп соединены C информационными входами регистров соответственно первой и второй группы, выходы регистров первой и второй групп соединены .соответственно с первым и вторым входом каждого из и вычислителей и вторыми информационными входами сумматоров соответственно первой и второй группы сумматоров, выходы вычислителей являются группой информационных выходов анализатора.

4. Устройство поп.1, отл ичв ющеес я тем, что блок определения экстремальных чисел содержит (fl" 1) групп элементов сравнения и и элементов И, каждая I-я группа элементов сравнения состоит из I элементов сравнения, первые информационные входы элементов сравнения (I-1)-й группы элементов сравнения объединены. соединены с вторыми входами i-х схем сравнения всех групп элементов сравнения и являются группой информационных входов блока, первый выход каждого I-ro элемента сравнения каждой (I+1)-й группы подключен к I-му входу (I+1)-ro элемента И группы элементов И, второй выход каждого i-co элемента сравнения каждой 1-й группы элементов сравнения подключен к i-му входу 1-ro элемента И группы элементов И, выходы элементов И группы элементов И являются группой информационных выходов блока.

5. Устройство по п.2, о т л и ч а ю щ е ес я тем, что вычислитель содержит (n 1) сумматоров, (n-1) элементов сравнения, шифратор, первые входы всех элементов. сравнения объединены и являются установочным. входом вычислителя, выходы элементов сравнения соединены с соответствующими информационными входами шифратора, первый, второй информациойный вход первого сумматора и вторые информационные входы остальных сумматоров являются группой информационных входов вычислителя, выходы {n-1) сумматоров соединены соответственно с вторыми входами (п-1) элементов сравнения, выходы

1-(и-2)-ro сумматоров соединены соответственно с первыми входами 2 — (n-1)-х суммато-. ров, 6; Устройство по п.5, o r л и ч а ю щ е ес я тем, что шифратор содержит fiogz(n)-1) элементов контроля четности, выходы которых являются группой информационных выходов шифратора, соответствующие входы элементов контроля четности являются группой информационных входов шифратора, притчем )-й вход I-го элемента контроля четности является 2 /) информационным входом оти ратора, где (1 = 1, 2...(lngz(n)-1)), j

- 1,2...((л/2 )}.1}, а (1ogz(n))-g информационный выход из группы информационных выходов шифратора. объединен с n/2-м. информационным входом иэ группы информационных входов шифратора.

1797134

1797134

1797134

1797134

1797134

1797134

1797134

1797134

Составитель И.Голенищев

Техред M.Ìoðãåíòàë. Корректор O.Кравцова

Редактор Т.Шагова

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101

Заказ 655 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5