Накапливающий сумматор

 

Изобретение относится к вычислительной технике и может быть использовано в арифметических блоках ЭВМ. Цель изобретения - повышение производительности сумматора. Накапливающий сумматор содержит полный двоичный сумматор 1, блок 2 управления, полусумматор 3, два элемента И 4, 5, элемент ИЛИ 6, два триггера 7, 8, два регистра 9, 1, соединенных между собой функционально. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (5i)5 G 06 F 7/50

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ б4 Ц (21) 4878732/24 (22) 30.10.90 (46) 23.07.93. Бюл. N. 27 (71) Одесский политехнический институт (72) А.В.Дрозд, Е.Л,Полин (SU), Ариадна Паломино (P E) и Ю.В.Дрозд (SU) (56) Преснухин Л.Н., П.В,Нестеров Цифровые вычислительные машины — М„ Высшая школа, 1974, с. 142, рис. 3-42.

Преснухин Л.H., Нестеров П.В. Цифровые вычислительные машины, — М.: Высшая школа, 1974, с. 138, рис, 3-33, „„. Ж ÄÄ 1829831 А1 (54) НАКАПЛИВАЮЦ ИЙ СУММАТОР (57) Изобретение относится к вычислительной технике и может быть использовано в арифметических блоках 3ВМ, Цель изобретения — повышение производительности сумматора. Накапливающий сумматор содержит полный двоичный сумматор 1, блок

2 управления, полусумматор 3, два элемента

И 4, 5, элемент ИЛИ 6, два триггера 7, 8, два регистра 9, 1, соединенных между собой функционально, 1 ил.

1829031

Изобретение относится к вычислительной технике и может быть использовано в арифметических блоках ЭВМ.

Целью изобретения является повышение производительности устройства.

На чертеже изображена блок-схема и редлагаемого сумматора.

Устройство содержит полный двоичный сумматор 1, блок 2 управления, полусумматор 3, первый и второй элементы И 4, 5, элемент ИЛИ 6, первый и второй триггеры

7, 8, первый и второй регистры 9. 10, вход 11 начальной установки устройства, тактовый вход 12 устройства, информационный вход

13, выход 14 младших разрядов, выход 15 старших разрядов, причем вход 11 начальной установки устройства соединен со входами сброса первого и второго триггеров 7, 8, первого и второго регистров 9, 10, блока

2 управления, тактовый вход 12 устройства соединен с синхровходами первого и второго триггеров 7, 8 первого и второго регистров 9, 10, и блока 2 управления, информационный вход 13 устройства подключен к первому входу полного двоичного сумматора 1, второй вход которого соединен с выходом первого регистра 9, выход суммы полного двоичного сумматора 1 является выходом 14 младших разрядов устройства и соединен с информационным входом первого регистра 9, а выход переноса полного двоичного сумматора 1 подключен к первым входам первого и второго элементов 4, 5, второй инверсный вход первого элемента И 4 и второй вход второго элемента И 5 объединены между собой и подклю-чены к выходу блока 2 управления, выход первого элемента И 4 соединен с информационным входом первого триггера 7, выход которого соединен с входом переноса полного двоичного сумматора 1, первый вход полусумматора 3 соединен с выходом второго триггера 8, информационный вход которого подключен к выходу элемента ИЛИ

6, первый вход которого соединен с выходом переноса полусумматора 3, а второй вход подключен к выходу второго элемента

И 5, выход полусумматора 3 соединен с информационным входом второго регистра 10 и является выходом 15 старших разрядов устройства, выход второго регистра 10 соединен со вторым входом полусумматора 3.

Устройство работает следующим образом.

B начальный момент времени на вход

11 устройства поступает сигнал, сбрасывающий в нулевое состояние триггеры 7, 8, регистры 9, 10, и устанавливающий в исходное состояние блок 2 управления.

На тактовый вход 12 устройства поступают синхроимпульсы типа "меандр", тактирующие работу устройства, Они далее подаются на синхровходы блока 2 управления, триггеров 7, 8 и регистров 9, 10.

На информационный вход устройства поступает последовательность и-разрядных слагаемых — положительных двоичных чисел, представленных в последовательном коде. Слагаемые поступают непрерывным потоком, т.е, без пауз, начиная с младших разрядов.

Разряды слагаемых поступают на первый вход полного двоичного сумматора 1.

На его второй вход подаются разряды получаемой суммы с выхода первоначально обнуленного первого регистра 9, Этот регистр является сдвиговым и обеспечивает задержку на и тактов поступающих с выхода суммы сумматора 1 и разрядов накапливаемой суммы и они поступают на выход 14 устройства, Сумматор 1 выполняет операцию сложения с учетом сигналов переноса, снимаемых с выхода переноса и задерживаемых на один такт первым триггером 7, причем сигналы переноса поступают на информационный вход первого триггера 7 через первый элемент И 4, на второй инверсный вход которого подается управляющий сигнал с выхода блока 2 управления, Управляющий сигнал принимает единичное значение на тактах, кратных и, когда выполняется сложение старших и-й разрядов слагаемого и накапливаемой суммы, и нулевые значения на остальных тактах, Таким образом, сигнал переноса из старших разрядов обнуляется на выходе первого элемента И 4 и триггер 7 принимает в следующем такте (такте сложения первых разрядов слагаемых и накапливаемой суммы) исходное нулевое значение.

Одновременно сигнал переноса с выхода переноса сумматора 1 поступает ra первый вход второго элемента И 5, который под действием приходящего на его второй вход управляющего сигнала пропускает на его вход только сигнал переноса, образуемый при сложении старших разрядов слагаемого и накапливаемой суммы. Далее этот сигнал поступает через элемент ИЛИ 6 на информационныйй вход второго триггера 8, образующего совместно с полусумматором 3 и вторым регистром 10 счетчик в последовательном коде, предназначенный для подсчета количества единичных значений сигналов переноса P из старших разрядов слагаемых на сумматоре 1 чисел, При этом в начале цикла сложения очередного слагаемого во второй триггер 8 записывается сигнал переноса P. Далее он поступает на

1829031 первый вход полусумматора 3, выполняющего сложение значения этого сигнала с накапливаемой суммой таких значений, поступающей из предварительного обнуления второго регистра 10, Этот регистр является сдвиговым и обеспечивает задержку на и тактов поступающих с выхода суммы полусумматора 3 п разрядов накапливаемой суммы. Эти разряды являются старшими разрядами накапливаемой суммы и они поступают на выход 16 устройства.

Таким образом, может быть накоплено не менее 2"-1 слагаемых, 35

50

Составитель В.Гусев

Техред M. Моргентал

Редактор Т.Иванова

Корректор Т.Вашкович

Заказ 2475 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб„4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101

Формула изобретения

Накапливающий сумматор, содержащий полный двоичный сумматор, первый и второй регистры и первый триггер, причем выход суммы полного двоичного сумматора соединен с информационным входом первого регистра, а выход первого триггера соединен с входом переноса полного двоичного сумматора, отличающийся тем, что, с целью повышения производительности сумматора, в него введены второй триггер, первый и второй элементы И, элемент ИЛИ, блок управления и полусумматора, причем входы сброса блока управления, первого и второго регистров объединены между собой и являются входом начальной установки сумматора, синхровходы блока управления, первого и второго триггеров и первого и второго регистров объединены между собой и подключены к

5 тактовому входу сумматора, информационный вход которого соединен с первым входом полного двоичного сумматора, второй вход которого соединен с выходом первого регистра, выход суммы полного двоичного

10 сумматора является выходом младших разрядов сумматора, а выход переноса полного двоичного сумматора соединен с первыми входами первого и второго элементов И, второй (инверсный) вход первого элемента

15 И объединен с вторым входом второго элемента И и подключен к выходу блока управления, первый вход полусумматора соединен с выходом второго триггера, второй вход полусумматора соединен с выхо20 дом второго регистра, выход суммы полусумматора подключен к информационному входу второго регистра и является выходом старших разрядов сумматора, а выход переноса полусумматора соединен с

25 первым входом элемента ИЛИ, выход которого соединен с информационным входом второго триггера, а второй вход элемента

ИЛИ соединен с выходом второго элемента

И, выход первого элемента И соединен с

30 информационным входом первоготриггера.