Устройство для контроля блоков памяти

 

Изобретение относится к вычислительной технике и служит для контроля блоков оперативной памяти, в частности, на полупроводниковых элементах Устройство содержит блок памяти алгоритмов тестирования, блок формирования адреса, блок формирования тестов, блок проверяемой памяти, блок эталонной памяти, формирователь проверяемого числа, формирователь эталонного числа, регистр проверяемого числа, регистр эталонного числа , блок поразрядного сравнения, блок записи ошибочных наборов, выходной коммутатор, блок управления , блок задания временной диаграммы, блок задания временной выдержки, генератор тактовых импульсов и блок синхронизации. Изобретение позволяет увеличить быстродействие и расширить функциональные возможности устройства за счет оперативного и произвольного выбора алгоритмов тестирования Устройство, обеспечивает контроль блоков памяти вычислительных комплексов на рабочей частоте 25 МГц. Повышается достоверность диагностики неисправностей этих блоков. 2 зпфлы, 9 ил, 11 ид

ОПИСАНИЕ ИЗОБРЕТЕН

К ПАТЕНТУ

Комитет Российской Федерации

bio патентам и товарным знакам (21) 4898398/24 (22) 29.12.90 (46) 30.10.93 Бюл. Ия 39-40 (71) Институт точной механики и вычислительной техники им.САЛебедева РАН (72) Светличная ЕЛ.; Жуков ПВ. (73) Институт точной механики и вычислительной техники им.САЛебедева РАН (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БЛОКОВ

ПАМЯТИ (57) Изобретение относится к вычислительной технике и служит для контроля блоков оперативной памяти, в частности, на полупроводниковых элементах Устройство содержит блок памяти алгоритмов тестирования, блок формирования адреса, блок формирования тестов, блок проверяемой памяти, (в) RU (и) 2002318 1 . (51) 5 0 11 С 29 ОО блок эталонной памяти, формирователь проверяемого числа, формирователь эталонного числа, регистр проверяемого числа, регистр эталонного числа, блок поразрядного сравнения, блок записи ошибочных наборов, выходной коммутатор, блок управления, блок задания временной диаграммы, блок задания временной выдержки, генератор тактовых импульсов и блок синхронизации Изобретение позволяет увеличить быстродействие и расширить функциональные возможности устройства за счет оперативного и произвольного выбора алгоритмов тестирования. Устройство, обеспечивает контроль блоков памяти вычислительных комплексов на рабочей частоте 25 МГц. Повышается достоверность диагностики неисправностей этих блоков. 2 з.п.фng 9 ил„11 ил.

2002318 ч

Изобретение относится к вычислительной технике и может быть использовано при разработке устройств для контроля блоков оперативной памяти, в частности. на полупроводниковых элементах, Известно устройства для контроля Gnoков памяти, содержащее блок задания тестов, блок управления, блок синхронизации, блок задания адреса, блок поразрядного сравнения, регистр числа.

Основными недостатками такого устройства являются стандартный набор тестов, который не обеспечивает достаточной эффективности контроля блоков памяти, низкое быстродействие устройства.

Наиболее близким к изобретению по технической сущности является устройство для контроля блоков памяти, содержащее блок задания естов, генератор тактовых импульсов, блок задания адреса, блок синхронизации, блок управления, формирователь считанных сигналов, регистр числа, блок поразрядного сравнения. блок определения адреса ошибки и блок задания временной выдержки.

Устройство обеспечивает контроль блоков оперативной памяти с помощью тестов

"Марш", "Диагональ" при однократном или многократном повторении тестов и автоматическом переключении значений нап ряжений питания микросхем памяти (номинал, максимум, минимум).

Недостатком известного устройства является невозможность организовать проверку блоков памяти на рабочей частоте и . использовать произвольные тесты, что не позволяет получить достаточно достоверную и аргументированную диагностику неисправностей.

Целью изобретения является увеличение быстродействия и расширение функциональных вазможностей за счет оперативного и произвольного выбора алгоритмов тестирования.

Цель достигается тем, что в устройство дпя контроля блоков памяти, содержащее блок формирования адреса, блок формирования тестов, блок проверяемой памяти, формирователь проверяемого числа, регистр проверяемого числа, блок поразрядного сравнения, блок записи ошибочных тестовых наборов, блок управления, блок задания временной. задержки, генератор тактовых импульсов и блок синхронизации, первый и второй входы которого соединены с соответствующими выходами генератора тактовых импульсов. а первый, второй, третий и четвертый выходы — соответственно с первыми входами синхронизации блока блока задания временной задержки, с входом синхронизации блока формирования адреса, вторым входом блока управления и синхравходам блока поразрядного сравнения, с третьим входом синхронизации блока управления, с первым входом синхронизации блока записи ошибочного тестового набора, причем первая и вторая группы выходов блока формирования адреса соединены с соответствующими группами информационных входов блока формирования тестов, первая группа выходов которого со10 единена с первыми входами блока проверяемой памяти, выходы которого через формирователь проверяемого числа саединены с информационными входами регистра числа, выходы которого соединены с первой группой информационных входов блока поразрядного сравнения, третья груп20 па выходов блока. формирования тестов соединена с третьей группой информационных входов блока поразрядного сравнения, введены блок памяти алгоритмов тестирования, блок эталонной памяти, формирователь эталонного числа, регистр эталонного числа, выходной коммутатор и блок формирования сигналов запуcica, и ри этом информационные и управляющие входы блока управления являются входами устройства, вход строба данных устройства соединен с третьим входом блока синхронизации, первая группа выходов блока управления соединена с инфар25

30 мационными входами блока памяти алгоритмов тестирования, c BTopolo llo восьмой выходи блока управления соединены с первой группой управляющих входов блока памяти алгоритмов тестирования, первая, с второй па четвертую и пятая группы выходов которого соединены соответственна с пегой группой управляющих входов блока формирования тестов, с входами блока формирования адреса и с третьей группой информационных входов блока формирования тестов, четвертая группа выходов блока памяти алгоритмов дополнительно соединена с четвертой группой информационных входов блока формирования тестов, третья группа выходов блока формирования адреса соединена с пятой группой информационных входов блока формирования тестов, а его четвертый выход соединен с вторым управляющим входом блока памяти алгоритмов

50 тестирования, вторая группа выходов блока формирования тестов соединена с первыми входами блока эталонной памяти, выходы которого через формирователь эталонного числа соединены с информационными вхаформирования тестов, блока управления, и дами регистра эталонного числа, выходы ко2002318

55 торого соединены с второй группой информационных входов блока поразрядного сравнения, первые выходы которого соединены с первой группой информационных входов выходного коммутатора. третья группа выходов блока формирования тестов дополнительно соединена с первыми информационными входами блока записи ошибочных тестов наборов и второй группой информационных входов выходного коммутатора, третья группа информационных входов которого соединена с первыми выходами блока записи ошибочных тестовых наборов, вторые информационные входы которого соединены с вторыми выходами формирователя проверяемого числа, первый выход блока синхронизации дополнительно соединен с первым входом синхронизации блока памяти алгоритмов тестирования и с синхровходом выходного коммутатора, пятый выход блока синхронизации соединен с вторыми входами блока памяти алгоритмов тестирования и блока формирования сигналов запуска. второй и третий выходы блока синхронизации дополнительно соединены соответственно с третьим входом синхронизации блока памяти алгоритмов тестирования, первым входом блока формирования сигналов запуска и с четвертым синхровходом блока памяти алгоритмов тестирования, первые и вторые выходы блока формирования сигналов.запуска соединены соответственно с вторыми входами блоков проверяемой эталонной памяти, выход блока задания временной задержки соединен с синхровходами регистров проверяемого и эталонного числа и блока записи ошибочных тестовых наборов, последние выходы блока памяти алгоритмов тестирования, блока формирования адреса, блока поразрядного сравнения и блока записи ошибочных тестовых наборов соединены с третьими входами блока управления и с четвертыми информационнь ми входами выходного коммутатора, последний выход блока поразрядного сравнения дополнительно соединен с третьим входом блока записи ошибочных тестовых наборов, пятый выход блока управления дополнительно подключен к пятому входу блока записи ошибочных тестовых наборов, седьмой выход блока управления дополниTeRbl.о подключен к шестому входу блока записи ошибочных тестовых наборов и к первому входу из группы управляющих входов блока формирования адреса, а выходы блока управления с восьмого по одиннадцатый подключены соответственно к управляющим с второго по пятый входам блока формирования адреса. выходы блока управления с двенадцатого па четырнадцатый соединены с управляющими входами блока формирования тестов, пятнадцатый, шест. надцатый и семнадцатый выходы блока управления соединены с входами управления соответственно блока формирования сигналов запуска, блока поразрядного сравнения и блока задания временной задержки, восемнадцатый и девятнадцатый выходы блока управления соединены с седьмым и восьмыми входами блока записи ошибочных тестовых наборов и входами управления выходного коммутатора, выходы которого являются первыми выходами устройства, двенадцатый выход блока управления является вторым выходом устройства.

Блок памяти алгоритмов тестирования содержит мультиплексор, счетчик адреса, ЗУ алгоритмов, регистры первой и второй масок, дешифратор, регистр перехвата, элементы И с первого по тринадцатый, причем информационные входы блока соединены с информационными входами ЗУ и регистров масок, первый вход первой группы управляющих входов блока соединен с первым входом первой группы информационных входов мультиплексора, второй вход которой соединен с вторым управляющим входом блока, вторые входы первой группы управляющих входов блока соединены с вторыми входами соответствующих вторых информационных входов мультиплексора, пятый вход первой группы управляющих входов блока соединен с первым входом второго элемента И и первым входом третьей группы информационных входов мультиплексора, управляющий вход которого соединен с четвертым входом первой группы управляющих входов блока, первые входы второй группы информационных входов мультиплексора соединены с соответствующими первыми выходами регистра, первые входы которого соединены с первыми выходами ЗУ, второй выход регистра перехвата соединен с вторым входом третьей группы информационных входов мультиплексора, третий и шестой входы первой группы управляющих входов блока соединены соответственно с первыми входами первого и с третьего по тринадцатый элементов

И, входом управления регистра перехвата и с первым. входом управления счетчика, выходы которого соединены с входами адреса

ЗУ, первый, вторые и третий выходы мультиплексора соединены соответственно со счетным, информационными входами счетчика и вторым входом первого элемента И, выход которого соединен с вторым входом управления счетчика, первый, третий и второй входы синхронизации блока соединены

200? 318

20

45

50.г с вторыми входами второго элемента И, выход которого соединен с входом разрешения записи ЗУ, первый и третий синхровхады блока дополнительно соединены с синхровхадами соответственно. регистров первой и второй масок, управляющие входы которых соединены с седьмыми управляющими входами блока, третий синхровход блока дополнительно соединен с синхровходом регистра перехвата, 1ретьи, четвертые, пятый и шестой информационные входы которого соединены с соответствующими выходами ЗУ, седьмые и восьмые выходы ЗУ соединены соответственно с входами дешифратора и с соответствующими первыми входами элементов И с третьего по тринадцатый, вторые входы которых соединены с соответствующими выходами дешифратора, третьи, пятый и шестой выходы регистра являются соответ- . ственно первыми и пятыми выходами блока, четвертые выходы регистра перехвата, девятый выход ЗУ и выходы элементов И являются вторыми выходами блока, выходы регистров первой и второй масок являются соответственно третьими и четвертыми выходами блока, выход переноса счетчика и девятый выход ЗУ дополнительно соединены с шестыми выходами блока.

Блок формирования сигналов запуска содержит первый и в арой элементы И, первый и второй мультиплексоры, первый и второй формирователи, причем первый вход блока соединен с первыми входами элементов И, второй вход блока соединен с вторым входом первого и через инвертор.с вторым входом BTopoãо элементов И, выход первого элемента И соединен с первым и третьим информационными входами первого и вторым информационным входом второго мультиплексоров, выход второго элемента

И соединен с вторым информационным Входом первого и первым и четвертым входами второго мультиплексоров, четвертый вход первого и третий вход второго.мультиплексоров обьединены и соединены с источникам логического "0", управлягагдие входы мультиплексоров попарно обьединены и соединены с управляющими входами блока, выходы мультиплексоров через формирователи соединены с выходами блока, Блок формирования адреса содержит коммутатор старших разрядов адреса, элементы И с первого по k-й, счетчик старших разрядов, счетчик базового адреса, счетчик текущего адреса, генератор псевдокода, первую и вторую схемы сравнения, мультиплексор условий перехода по алгоритму, причем первые входы блока формирования адреса .соединены с саответствугащими первыми управляющими входами счетчиков и генератора и с входом +1 счетчика старших разрядов, вторые входы блока формирования адреса соединены с соответствующими информационными входами коммутатора старших разрядов и соответствующими первыми входами элементов

И, выходы коммутатора и элементов И соединены с информационными входами соответственно счетчика старших разрядов и счетчика базового адреса, вторые входы элементов И обьединены и соединены с первым управляющим входом блока формирования адреса, вторые управляющие входы которого соедиг- ены с управляющими входами коммутатора и мультиплексора признаков конца счета, третий и четвертый управляющие входы блока формирования адреса подключены соответственно к второму управляющему входу генератора и к втоpblM управляющим входам счетчиков, вход

+1 счетчика текущего адреса подключен к источнику логической "1", а его информационные входы подключены к источнику лагического "0", синхровход блока подключен к синхравходам счетчиков и генератора, информационные входы которого соединены с источниками логической "1" и логического

"0", первые входы первой схемы сравнения являются третьими информационными входами блока формирования адреса, первые выходы счетчика подключены к BTOpblM входам первой схемы сравнения, к первым входам второй схемы сравнения и совместно с первыми выходами счетчика старших разрядов адреса к первым выходам блока формирования адреса, первые выходы счвтчика текущего адреса соединены с вторыми входами второй схемы сравнения и вторыми выходами блока формирования адреса, вторые выходы счетчиков подключены к соответствующим информационным входам мультиплексора признаков конца счета, выход признака конца счета счетчика текущего адреса соединен дополнительно со счетным входом счетчика базового адреса, выходы перый и второй схем сравнения и мультиплексора признаков конца счета соединены с информационными входами мультиплексора условий перехода по алгоритму, выход которого подключен к четвертому выходу блока, выходы генератора псевдокода подключены к третьим выходам блока формирования адреса, пятый выход которого соединен с вторым выходом счетчика.

Блок формирования тестов содержит коммутатор адреса, коммутатор данных, cF лекторы (И--ИЛИ), регистра .. гг реса. регистр данных, формирователи и г .:..;. р r;. ог .в»та, причем пернач и в : :;, <. и i (г

2002318

1 0 ми входами регистра задержки и первого. селектора, третий выход формирователя соединен с третьим информационным входом регистра задержки и четвертым входом первого селектора, четвертый выход формирователя подключен к S-входу триггера готовности, первый информационный и синвходы блока формирования тестов соединены с управляющими входами коммутаторов, выходы коммутатора данных соединены с десятым и одиннадцатым входами блока регистров, пятый в ыход дешиф рата ра соединен с четвертым информационным входом регистра задержки, шестой выход дешифрапервыми входами соответствующих селекторов, первый вход из второй группы управляющих входов блока формирования тестов тора соединен с пятым выходом блока управления, седьмой выход дешифратора соединен с первым входам первого селектора, с третьим. шестым и девятым входами второго селектора, вторым входом четверсоединен с вторыми входами селекторов, второй вход из второй группы управляющих

20 входов блока формирования тестов соединен с вторыми входами селекторов, а третий вход из второй группы управляющих входов блока формирования тестов соединен с вторым входом селектора, четвертые информационные входы блока формирования тестов того селектора и вторым управляющим вхо25

30 тым управляющими входами блока регистров, тринадцатый и четырнадцатый выходы

40 синхровходом блока формирования тестов, выходы формирователей и выходы регистра перехвата являются соответственно первыми, вторыми и третьими выходами блока формирования тестов.

Блок управления содержит входной формирователь, регистр команд, дешифратор команд, блок триггеров задержки, первый элемент И, первый селектор, блок шифратора соединены соответственно с шестым и седьмым управляющими входами блока регистров, выход первого селектора соединен с управляющим входом счетчика, регистров полей данных, счетчик, первый и синхровход которого обьединен с синхроввторой триггеры, дешифратор номера счетчика адреса, второй элемент И, с второго по ходом блока регистров и подключен к первому выходу регистра задержки, второй и четвертый селекторы, мультиплексор флагов и триггер готовности устройства, причем первые и вторые входы блока управления подключены к входам формирователя, первая группа выходов которого соединена с

55 информационными входами регистра команд и первыми выходами блока управления, первые и вторые выходы регистра команд соединены с информационными входами соответственно дешифратора команд и блока регистров приема полей данных, второй выход формирователя стров соединены с входами второго элемента И и одиннадцатыми выходами блока управления, вторые, третьи, четверсоединен с управляющими входами регист- тые, пятые, шестые, восьмые, девятый,десяракомандидешифраторакомандисвторы- гый и одиннадцатый выходы блока мационных входов блока формирования тестов соединены с соответствующими информационными входами коммутатора адреса, третьи информационные входы блока формирования тестов соединены с первыми информационными входами коммутатора данных, входы из пятой группы информационных входов блока формирования тестов соединены с третьими информационными входами коммутатора адреса и вторыми информационными входами коммутатора данных, управляющие соединены с третьими входами соответствующих селекторов, выходы селекторов соединены с 0-входами регистра адреса, выходы селекторов соединены с 0-входами регистра данных, выходы обоих регистров соединены с входами формирователей и информационными входами регистра перехвата, синхровходы регистров соединены с хровход регистра задержки подключены соответственно к третьему и первому синхровходам блока управления, первый выход дешифратора команд соединен с первым управляющим входом блока регистров, с второго по четвертый выходы дешифратора соединены соответственно с девятым, дом блока регистров, восьмой и девятый выходы дешифратора cîeäèíåíû соответственно с седьмым и с шестым выходами блока управления и первым входом первого элемента И, десятый, одиннадцатый и двенадцатый выходы дешифратора соединены соответственно с третьим, четвертым и пядешифратора соединены соответственно с вторым и третьим входами первого элеМента И, инверсный выход которого подключен к третьему входу перво-о селектора, к тринадцатому и четырнадцатому входам второго и к первому входу четвертого селекторов, пятнадцатый и шестнадцатый выходы детретий выходы которого соединены соответственно с четвертым входом четвертого и третьим входом третьего селекторов, выход второго селектора подключен к первому входу третьего селектора, выход которого подключен к 0-входу триггера готовности, R-вход которого соединен с выходом четвертого селектора, первые выходы блока реги2002318

12 регистров соединены соответственно с третьими, девятнадцатыми, десятыми, пятнадцатыми, девятыми, семнадцатыми, двенадцатым, тринадцатым и четырнадцатым выходами блока управления, седьмые выходы блока регистров соединены с управляющими входами мультиплексора флагов, прямой выход которого соединен с четвертым входом третьего селектора, а инверсный выход — с четвертым выходом блока управления, третьи выходы блока регистров дополнительно соединены с входами дешифратора номера счетчика, первый, вгорой, третий и четвертый выходы которого соединены соответственно с первым, вторым, пятым и Восьмым входами Второго cG лектора, ныход второго элемента И соединен с шестнадцатым выходом блока управления, второй и третий информационные входы счетчика соединены с источниками соответственно логиче ской. "1" и логического "0", выходы счетчика соединены с восьмыми выходами блока управления, первый выход счетчика дополнительно соединен с BTopblM выходом блока управления, перныи, вторые и третьи входы иэ третьих информационных входов блока управления соединены соответственно с пятнадцатым входом второго селектора, с вторыми информационными входами первых триггеров флагов и с информЛционными входами вторых триггеров флагов, четвертый выход регистра зад"ð,æ.êè соединген с первым информационным входом первых триггеров флагов, первый синхронхад блока управления соединен с синхронходам первых триггеров флагов и триггера готовности,.второй синхронход блока управления соединен с синхравхадом вторых триггеров флагов, выходы первых и вторых триггеров флагов соединены с информационными входами мультиплексора флагов, выход триггера гоToaHocTLI соединен с двадцатым выходом блока управления.

Cy i.ocTü изобретения закл1очается в том, что данная санокупность существенных признаков и связей между ними позноляет получить устройство, обладающее большим бь1стродейстнием, а именно обесг1еч1лвающее контроль блоков оперативной памяти на рабочей частоте 25 МГц тестами "Марш", "1 алоп", "Сдвигаемая диагональ, "Пингпонг" и любым другим произвольным гестом.

Кроме того, предло>кеннан технйческое решение по сравнению с известными выполняет контроль блоков оператинной памяти, содержащих помимо собственно микросхем памяти входную и выходную ла50

55 ные входы 37 блока 5, вторые входы 38-1, 38-2 блока 5, выходы 39 блока 5, входы 40 и выходы 41-1, 41-2 формирователя 6. входы

42 и выходы 43 формирователя 7, информационные входы 44-1, синхровход 44-2 и выходы 45 регистра 8, информационные входы

46-1, синхровход 46-2 и выходы 47 регистра

9, информационные входы 48-1...48-3 блока

10, управляющий вход 49 блока 10, синхровход 50 блока 10, выходы 51-1. 51-2 блока 10, входы 52-1...52-8 блока 1 I, синхравход 53 гики, которые также можно проверить с помощью заявляемого устройства. что существенно расширяет ега функциональные воз маж новоти.

5 На фиг. 1 представлена функциональная схема устройства для контроля блоков памяти; на фиг,2 —. схема блока памяти алгоритмон тестирования; на фиг.3 — схема блока формирования адреса; на фиг.4 — схема бло10 ка формирования тестов; на фиг.5 — схема блока поразрядного сравнения; на фиг,6— схема блока записи ошибочных тестовых наборов; на фиг.7 — схема блока управления; на фиг.8 — схема блока формирования сиг15 налон запуска; на фиг.9 — схема блока задания временной задержки; на фиг.10 — схема адаптора-контроллера связи с ПЭВМ; на фиг,11 — временные диаграммы работы устройства, 20. Устройство (фиг.1) содержит блок 1 памяти алгоритмов тестирования, блок 2 формирования адреса, блок 3 формирования тестов, блок 4 проверяемой памяти, блок 5 эталонной памяти, формирователь 6 прове25 ряемога числа, формирователь 7 эталонного числа, регистр 8 проверяемого числа, регистр 9 эталонного числа, блок 10 поразрядного сравнения, блок 11 записи ошибочных тестовых наборов, выходной коммутатор 12, 30 блок 13 управления, блок 14 формирования сигналов запуска, блок 15 задания временной задержки, генератор 16 тактовых импульсон, блок 17 синхронизации, информационные 18-1, управляющие 18-2 и

35 строблрующий 18-3 входы устройства, выходы 19 устройства, информационные входы

20 блока 1, первые управляющие входы 211...21-7 блока 1, второй управляющий вход

22 блока 1, синхровходы 23-1...23-4 блока 1, 40 выходы 24-1...24-6 блока 1, информационные входы 25-,1 ...25-3 блока 2, управля ощие входы 26-1...26-4 блока 2, синхровход 27 блока 2, выходы 28-1...28-5 блока 2, информационные входы 29-1...29-5 блока 3, пер45 ный управляющий вход 30 блока 3, вторые управляющие входы 31-1...31-3 блока 3, синхровхад 32 блока 3, выходы 33-1 ...33-3 блока

3, первые входы 34 блока 4, вторые входы

35-1...35-2 блока 4, выходи 36 блока 4, пер13

20023I8. блока 11, выходы 54-1, 54-2 блока 11, информационные входы 55-1...55-4 выходного коммутатора 12, управляющие входы 56 выходного коммутатора 12, синхровход 57 выходного коммутатора 12, входы 58-1...58-6 блока 13, выходы 59-1.„59-20 блока I3, информационные 60-1, 60-2 и управляющий

60-3 входы блока 14, выходы 61-1, 61-2 блока

14, информационный 62-1 и управляющий

62-2 входы блока 15, выход 63 блока 15, входы 64-1...64-3 блска 17, выходы 65-1...655 блока 17.

Блок 1 памяти алгоритмов тестирования (фиг.2) содержит (m+2)-разрядный мультиплексор 66 из двух в один, где m — разрядность адреса ЗУ алгоритмов; счетчик 67 адреса ЗУ алгоритмов, ЗУ 68 алгоритмов, регистры 69 и 70 соответственно первой и второй масок, дешифратор 71, регистр 72 перехвата, первый 73, второй 74 и с третьего

75-1 по двенадцатый 75-10 элементы И, выходы 76-1...76-6 регистра 72, входы 77-1...776 регистра 72, выходы 78-1„78-9 ЗУ 68 алroритмов.

Блок 2 формирования адреса (фиг.3) содержит коммутатор 79 старших разрядов адреса, первые элементы И 80-1...80-N, где

N — разрядность адреса проверяемого блока памяти, счетчик 81 старших разрядов адреса, счетчик 82 базового адреса, счетчик 83 текущего адреса, генератор 84 псевдокода, второй элемент И 85, первую 86 и вторую 87 схемы сравнения, мультиплексор 88 признаков конца счета, лультиплексор 89 условий перехода по алгоритму.

Блок 3 формирования тестов (фиг.4) содержит коммутатор 90 адреса, коммутатор

91 данных, первые селекторы 92-1...92-N, вторые селекторы 93-1...93-К где k — количество разрядов слова данных проверяемого блока памяти, регистр 94 адреса, регистр 95 данных, формирователи 96. 97 и регистр 98 перехвата.

Блок 10 поразрядного сравнения (фиг,5) содержит первую 99-1 и вторую 99-2 схемы сравнения проверяемого числа, элемент И

100, регистр 101 приема результатов сравнения.

Блок 11 записи ошибочных тестовых наборов (фиг.б) содержит селектор 102, регистр 103 приема ошибочного тестового набора, счетчик 104 адреса ЗУ ошибок, элемент И 105 и ЗУ 106 ошибок.

Блок 13 управления (фиг.7) содержит входной формирователь 107, регистр 108 команд, дешифратор 109 команд, регистр 110 задержки, элемент И 11. первый селектор

112, блок 113 регистров приема полей данных, О-входы которых соответственно объединены и соединены с информационными

20

30

50 входами этого блока, а управляющие входы являются его соответствующими управляющими входами, счетчик 114. первые 115 и . вторые 116 триггеры флагов, дешифратор

117 номера счетчика адреса, второй 118, третий 119 и четвертый 120 селекторы, мультиплексор 121 флагов, третий 122 готовности устройства, выходы 123-1...123-16 дешифратора 109 команд, выходы 1241...124-12 блока 113 регистров. выходы 1251, 125-2 счетчика 114.

Блок 14 формирования сигналов запуска (фиг.8) содержит два элемента И 127, 128,два мультиплексора 129, t30из четырех в один, формирователи 131, 132, Блок 15 задания временной задержки (фиг.9) содержит линии 133-1...133-8 задержки коммутатор 134.

Адаптор-контроллер связи с. ПЭВМ (фиг.10, на фиг.! не показан) содержит инверторы I 35-1...135-16 и 136-1...136-16, преобразователь 137 уровней ЭСЛ-ТТЛ, преобразователь- 138 уровней ТТЛ-ЭСЛ, элементы И 139-1...139-3, первый 140-1 и второй 140-2 регистры, выходы 141-1...14115 преобразователя 138, На временной диаграмме 1 (фи.11) изображены серии рабочих синхроимпульсов, вырабатываемых блоком 17, на временных диаграммах 2 и 3 показаны соответственно сигналы пуска для блоков проверяемой ïàмяти, вырабатываемые блоком 14, и строб сравнения, вырабатываемый1 блоком 15, Входы 18-1,.18-2 и 18-3 являются соответствен но информационными (010...0t15), управляющими {"запись команды", "запись данных", "BY выбрано", RESTART) и стробирующими обмен с ПЭВМ входами устройства, Они подключены к соответствующим выходам адаптора-контроллера, входы которого соединены с информационными (000...0015) выходами 19 устройства, в отсутствие ко ланды "Вывод" представляющими собой слово-состояния устройства.

Информационные входы 20 блока 1 представляют собой слово исходных.данных, записываемых в ЗУ 68 алгоритмов и регистры 69, 70 масок блока 1 перед началом работы и соединены с первыми выходами 59-1 блока 13. Первые управляющие входы блока 1 (+! сч.адр. 3У алг." 21-1, . ":0...5:адр.теста" 21-2, "блокировка останоаа" 21-3. "пуск теста" 21-4. "запись в ЗУ алг."

21-5, "нач.установ сч." 21-6, "запись в рег. масок" 21-7) соединены соответственно с вторым 59-2, третьим 59-3, четвертым 59-4, пятым 59-5, шестым 59-6 и седьмым 59-7 выходами блока 13. Второй управляющий вход 22 блока ("коммут. типов условных переходов по алгоритму") подключен к чет2002318 ч вертому выходу 28-4 блока 2. Синхройходы

23-1, 23-2, 23-3 и 23-4 блока 1 соединены соответственно с первым 65-1, пятым 65-5, вторым 65-2 и третьим 65-3 выходами блока

17 (см, временную диаграмму 3; 1,5,2,3).

Первые выходы 24-1 блока 1 являются управляющими входами коммутаторов адреса

90 и данных 91 блока 3 и подключены к первым управляющим входам 30 блока 3.

Вторые выходы 24-2 ("тип условного перехода", "режим работы счетчиков"), третьи выходы 24+3 ("верхняя граница цикла") и четвертые выходы 24-4 (" нижняя граница цикла) блока 1 соединены с информационными входами 25-1, 25-2 и 25-3 блока 2.

Четвертые выходы 24-4 блока 1 дополнительно соединены с четвертыми информационными входами 29-4 блока 3. Пятые выходы 24-5 ("зап/чт тестов,", "тестов,данные") подключены к третьил информационным входам 29-3 блока 3. шестой выизд 24-6 (" признак конца тестир, одной ИС памяти") подключен к одному из входов 58-3 блока

13, Управляющие входы 26-1, 26-2, 26-3 и . 26-4 ("тип цикла", "емкость пров. ЗУ", "тип.теста", "нач,установ сч.") блока 2 соединены соответственно с девятыми 59-9, десятыми 59-10, одиннадцатыми 59-11. и седьмым 59-7 выходами блока 13. Синхровход 27 блока 2 соединен с вторым выходом

65-2 блока 17. Первые 28-1, вторые,28-2 и третьй 28-3 выходы блока 2 ("маска1", "маска2", "псевдослучайный тестовый адрес") соединены соответственно с первыми 29-1, вторыми 29-2 и пятыми 29-5 входами блока

3. Пятый ьыход 28-5 (" ноль сч.ИС") соединен с другим входом из входов 58-3 блока 13.

Управляющие входы 3",-1, 31-2 и 31-3 блоK 3 ("33>K,адр, заж,дан," M " 8_#_.per. ) подключены cooTBQTOTBOHHo к двенадцатому 59-12, тринадцатому 59-13 и чет ырнадцатому 59-14 выходам блока 13. Синхро вход 32 блока 3 BG KJtto e«K rtepBQM sLtxopg 65-1 блока 17, Выходы 33-1, 33-2 и 33-3 (""естовый набор на проверяемую ячейку", "тестовый набор на контрольную ячейку", "эталонный тестовый набор" ) подключены соответственно к информационным входам

34 блока 4 проверяемой памяти, к информационным входам 37.блока 5 эталонной памяти и к входам 48-3 блока 10, 52-1 блока 11 и 55-2 коммутатора 12.

Управляющие входы 35-1, 35-2 блока 4 и входы 38-1, 38-2 блока 5 подключены соответственно к выходам 61-1 и 61-2 блока 14.

Выходы 36 блока 4 соединены с входами 40 формирователя 6, первые выходы 41-1 которого соединены с информационными входами 44-1 регистра 8, а вторые выходы 41-2— с входами 52-2 блока 11. Выходы 39 блока 5 соединены с входами 42 формирователя 7, выходы 43 которого соединены с информационными входами 46-1 регистра 9, Синх5 ровходы 44-2 и 46-2 объединены и соединены с выходом блока 15, Выходы 45 и 47 регистров 8 и 9 подключены к входам

48-1 и 48-2 блока 10, Управляющий вход 49 блока 10 (".выбор сравнения проверяемого

10 числа либо с эталонным числом, либо с расчетным") подключен к выходу 59-16 блока

13.

Синхровход 50 блока 10 подключен к второму выходу 65-2 блока 17. Первые выхо15 ды 51-1 блока 10 соединены с первыми ин.формационными входами 55-1 коммутатора

12. Второй выход 51-2 блока 10 ("останов по несравнению") подключен к входу 52-3 бло,а l1 и к третьему входу из группы входов

20 58-3 блока 13, Синхровход 53 и управляющие входы

52-4, 52-5, 52-6, 52-7 и 52-8 блока 11 (" нач.установ сч., "пуск", ".вывод", "номер рег., с которого информация выводится на ПЭВМ" )

25 соединены соответственно с четвертым выходом 65-4 блока 17, с выходом блока 15, с седьмым 59-7, пятым 59-", восемнадцатым

59-18 и девятнадцатым 59-19 выходами блока 13, первые выходы 54-1 блока 11 подклю30 чены к третьим входам 55-3 коммутатора 12.

Второй выход 54-2 блока 11 соединен с четвертым входом из входов 58-3 блока 13.

Выход 24-6 блока 1, выход 28-5 блока 2, выход 51-2 блока 10, выход 54-2 блока 11 и

35 выход 59 20 блока 13 дополнительно подкл очены к входам 56 коммутатора 12. Синхровход 57 коммутатора 12 соединен с первым выходом блока 17.

Блок, памяти алгоритмов тестирования

40 служит дпя управления блоком 2 формирования адреса.

Информационные входы 20 блока 1 (фиг.2) соединены с информационными входами ЗУ 68 алгоритмов и регистров 69 и 70

45 масок. Первый вход 21-1 первой группы управляющих входов блока 1 соединен с первым . входом первой группы информационных входов мультиплексора

66, второй вход которой соединен с вторым управляющим входом 22 блока 1, Вторые входы 21-2 первой группы управляющих входов блока 1 соединены с вторыми входами соответствующих вторых информационных входов мультиплексора 66. Пятый вход

21-5 первой группы управляющих входов блока 1 соединен с первым входом второго элемента И 74 и первым входом третьей группы информационных входов мультиплексора 66. управляющий вход которого соединен с четвертым входом 21-4 первой

2002318 группы управляющих входов блока 1. Первые входы второй группы информационных входов мультиплексора 66 соединены с соответствующими первыми выходами 76-1 регистра 72 перехвата, первые входы 77-1 которого соединены с первыми выходами

ЗУ 68. Второй выход 76-2 регистра 72 перехвата соединен с вторым входом третьей группы информационных входов мультиплексора 66. Третий 21-3 и шестой 21-6 входы первой группы управляющих входов блока 1 соединены соответственно с первыми входами первого 73 и с третьего по тринадцатый 75-1...75-10 элементов И, входом управления регистра 72 перехвата и первым входом управления счетчика 67, выходы которого соединены с входами адреса ЗУ 68.

Первый, вторые и третий выходы мультиплексора 66 соединены соответственно со счетным. информационными входами счетчика 67 и вторым входом первого элемента

И 73, выход которого соединен с вторым входом управления счетчика. Первый 23-1, третий 23-2 и второй 23-5 входы синхронизации блока 1 соединены с вторыми входами второго элемента И 74, выход которого соединен с входом разрешения записи ЗУ

68. Первый 23-1 и третий 23-2 синхровходы блока дополнительно соединены с синхровходами соответственно регистров первой

69 и второй 70 масок, управляющие. входы которых соединены с седьмыми управляющими входами 21-7 блока 1. Третий синхронход 23-2 блока дополнительно соединен с синхровходом регистра 72 перехвата, третьи 77-3, четвертые 77-4, пятый 77-5 и шестой 77-6,информационные входы которого соединены с соответствующими выходами ЗУ 68. Седьмые 78-7 и восьмые 78-0 выходы ЗУ 68 соединены соответственно с входами дешифратора 71 и соответствующими первыми входами элементов И с третьего по тринадцатый 75-1...75-10, вторые входы которых соединены с соответствующими выходами дешифратора 71.

Третьи 76-3, пятый 76-5 и шестой 76-6 выходы регистра 72 являются соответственно первыми 24-1 и пятыми 24-5 выходами блока

1. Четвертые выходы 76- 4 регистра 72, девятый выход 78-9 ЗУ 68 и выходы элементов И

75 являются вторыми выходами 24-2 блока.

Выходы. регистров первой 69 и второй 70 масок являются соответственно третьими

24-3 и четвертыми 24-4 выходами блока 1.

Выход переноса счетчика и девятый выход

ЗУ 68 дополнительно соединены с шестыми выходами 24-6 блока.

Первые входы 25-1 блока 2 формирования адреса (фиг.3) соединены с соответствующими первыми управляющими входами счетчиков 81...83 и генератора 84 и с входом

+1 счетчика 81 старших разрядов. Вторые входы 25-2 блока 2 соединены с соответст. вующими информационными входами ком5 мутатора ?9 старших разрядов и соответствующими первыми входами эле10

50 ментов И 80-1...80-N. Выходы коммутатора

79 и элементов И 80-1...80-N соединены с информационными входами соответственно счетчика 81 старших разрядов и счетчика

82 базового адреса. Вторые входы элементов И 80-1...8О-N обьединены и соединены с первым управляющим входом 26-1 блока 2 задания адреса, вторые управляющие входы 26-2.которого соединены с управляющими входами коммутатора 79 и мультиплексора 88 признаков конца счета, Третий 26-3 и четвертый 26-4 управляющие входы блока 2 подключены соответственно к второму управляющему входу генератора

84 и к вторым управляющим входам счетчиков 81...83, Вход +1 счетчика 83 текущего адреса подключен к источнику логической

"1", а его информационные входы подключены к источнику логического "0". Синхронход 27 блока подключен к синхровходам счетчиков 81...83 и генератора 84, информационные входы которого соединены с источниками логической "1" и логического ."О".

Первые входы первой схемы 86 сравнения являются третьими информационными входами 25-3 блока 2. Первые выходы счетчика

82 подключены к вторым входам первой схемы 86 сравнения, к первым входам второй схемы 87 сравнения и совместно с первйми выходами счетчика 81 старших разрядон адреса к.первым выходам 28-1 блока. Первые выходы счетчика 83 текущего адреса соединены с вторыми входами второй схемы 87 сравнения и вторыми выходами 28-2 блока

2, Вторые выходы счетчиков 82, 83 подключены к соответствующим информационным входам мультиплексора 88 признаков конца счета, Выход признака конца счета счетчика

83 текущего адреса соединен дополнительно со счетным входом счетчика 82 базового адреса. Выходы первой 86 и второй 87 схем сравнения и мультиплексора 88 признаков конца счета соединен с информационными входами мультиплексора 89 условий перехода по алгоритму, выход которого подключен к четвертому выходу 28-4 блока 2.

Выходы генератора 04 псевдокода подключены = третьим ныходам 28-3 блока 2 адреса, выход пятый 28-5, которого соединен с вторым выходом счетчи à 81 старших разрядов.

Первая 29 1 и вторая 29 2 группы информационных входов блока 3 (фиг.4) соединены с соответствующими

2002318

30

80 информационными входами коммутатора

90 адреса, третьи информационные входы

29-3 блока 3 соединены с первыми информационными входами коммутатора 91 данных, Входы из пятой группы информационных входов 29-5 блока 3 соединены с третьим информационными входами коммутатора 90 адреса и вторыми информационными входами коммутатора

91 данных. Первые управляющие входы 30 блока 3 соединены с управляющими входами коммутаторов 90 и 91, выходы коммутатора 90 соединены с первыми входами соответствующих селекторан 92-1...92-N, выходы коммутатора 91 —; первыми входами соответствующих селекторон 93-1...93-К

Первый вход 31-1 из второй группы управляющих входов блока 3 соединен с вторыми входами селекторов 92-1...92-N, второй вход

31-2 из второй группы управля ащих входан блока 3 соединен с вторыми входами,селекторов 93-1...93-(k-1), а третий вход 31-3 из второй группы управляющих входов блока 3 соединен с вторым входом селекторз 93-k.

Четвертые информационные входы 31-4 .. блока 3 соединены с третьими входами соответствующих селекторов 92-1...93-Е Выходы селекторов 92-1...92-N соединены с

D-входами регистра 94 адреса, выходы селекторон 93-1...93-k соединены с D-входами регистра 95 данных, Выходы регистров 94, 95 соединены с входами формирователей

96, 97 и информационными входами регистра 98 перехвата. Синхронходы регистров 94, 95, 98 соединены с синхровхадом 32 блока

3. Выходы формирователей 96, 97 и выходы регистра 98 перехвата являются соответственно первыми 33-1, вторыми 33-2 и третьими 33-3 выходами блока 3, Первые вхадь, 48-1 блока 10 поразрядного сравнения (фиг.5) соединены с первыми входами первой 99-1 и второй 99-2 схем сравнения. Вторые 48-2 и третьи 48-3 информационные ьхады блока 10 соединены с вторыми входами соответственно первой

99-1 и второй 99-2 схем сравнения, Управляющий вход 49 блока 10 соединен с управляющим входом первой 99-1 и через инвертор с управляющим входом второй 99-2 схем сравнения. Синхронход 50 блока 10 соединен с синхронходом регистра 101, информационные входы которого соединены с попарно объединенными инверсными выходами схем 99-1, 99-2 сравнения. Прямые выходы первой схемы 99-1 сравнения подключены к входам элемента И 100, Выходы регистра 101 и элемента И 100 являют5

25 ся соответственно первыми 51-1 и вторыми

51-2 выходами блока 10.

Первые 52-1 и вторые 52-2 информационные входы блока 11 ошибочных тестовых наборов (фиг,б) соединены с информационными входами регистра 103 приема ошибочных тестовых наборов, Вход 52-3 блока 11 соединен с входом+1 счетчика 104 адреса и первым входом элемента И 105. Четвертый вход 52-4 блока 11 подключен к синхровходам регистра 103 и счетчика 104. Синхронход 53 блока 11 соединен с вторым входом элемента И 105, выход которого подключен к входу записи ЗУ 106, Пятый 52-5, шестой

52-6, седьмой 52-7 и восьмые 52-8 входы блока 11 соединены соответственно с первым управляющим входом счетчика 104, с первым, вторым и третьим входами селектора 102, выход которого соединен с вторым управляющим входом счетчика 104.

Первые 58-1 и вторые 58-2 входы блока

13 управления (фиг.7) подключены к входам формирователя 107, первая группа выходов которого соединена с информационными входами регистра 108 команд и первыми выходами 59- t блока 13 управлени. Первые и вторые выходы регистра 108 команд соединены с информационными входами соответственно дешифратора 109 команд и блока 113 регистров приема полей данных

Второй выход формирователя 107 соединен с управляющими входами регистра 108 команд и дешифратора 109 команд и с вторыми входами регистра 110 задержки и первого селектора 112. Третий выход формирователя 107 соединен с третьим информационным входом регистра "110 задержки и четвертым входом первого селектора 112.

Четвертый выход формирователя 107 подключен к S âõîäó триггера 122 готовности.

Первый информационный и синхровход регистра 110 задержки подкл ачены соогветственно к первому 58-4 и третьему 58-6 синхронходам блока 13 управления, Первый выход 123-1 дешифратора 109 команд соединен с пе рным управляющим входом блока

113 регистров, с второго 123-2 по четвертый

123-4 выходы дешифратара 109 соединены соответственно с девятым, десятым и одиннадцатым входами блока регистров,, .ятый выход 123-5 дешифратара 109 соединен с четвертым информационным входом регистра 110 задержки, шестой выход 123-6 дешифратора соединен с пятым выходом 59-5 блока 13 управления, седьмой выход 123-7 — с первым входом первого селектора 112, с третьим, шестым и девятым входами второго селектора 118, вторым входом четнерто о селектора 120 и вторил управляющим входом блока 113 регистрами„Восьмой 123-8 и

2002318

5 I

30

45 девятый 123-9 выходы дешифратора соединены соответственно с седьмым 59-7 и с шестым 59-6 выходами блока 13 управления и первым входом первого элемента И 111, десятый 123-10, одиннадцатый 123-11 идвенадцатый 123-12 выходы дешифратора 109 соединены соответственно с третьим, четвертым и пятым управляющими входами блока 113 регистров, тринадцатый 123-13 и четырнадцатый 123-14 выходы дешифратора 109 соединены соответственно с вторым и третьим входами первого элемента И 111, инверсный выход которого подключен к третьему входу первого селектора 112, к тринадцатому и четырнадцатому входам второго 118 и к первому вхгфу четвертого

120 селекторов, пятнадцатый 123-15 и шестнадцатый 123-16 выходы дешифратора 109 соединен соответственно с шестым и седьмым управляющими входами блока 113 регистров. Выход первого селектора t12 соединен с управляющим входом счетчика

114, синхровход которого обьединен с синхровходом блока регистров и подключен к первому выходу регистра 110 задержки, второй и третий выходы которого соединены соответственно с четвертым входом четвертого 120 и третьим входом третьего I19 селекторов. Выход второго селектора 118 подключен к первому входу третьего селектора 119, выход которого подключен к 0входу триггера 122 готовности, R-вход которого соединен с выходом четвертого селектора 120. Первые выходы блока 113 реIHcTpoB соединены с одиннадцатыми выходами 59-11 блока 13 управления, вторые 124-2, третьи 124-3, четвертые 124-4, пятые 124-5, шестые 124-6, восьмые 124-8, девятый 124-9, десятый l24-10, одиннадцатый 124-11 выходы блока 113 регистров соединены соответственно с третьими 59-3, девятнадцатыми 59-19, десятыми 59-10, пятнадцатыми 59-15, девятыми 59-9, семнадцатыми 59-17, двенадцатым 59-12, тринадцатым 59-13 и четырнадцатым 59-14 выходами блока 13 управления, седьмые выходы 124-7 блока 113 регистров соединены с управляющими входами мультиплексора

121 флагов, прямой выход которого соединен с четвертым входом третьего селектора

119, а инверсный выход — с четвертым выходом 59-4 блока 13 управления, Третьи выходы 124-3 блока 113 регистров дополнительно соединены с входами дешифратора 117 номера счетчика, первый, второй, третий и четвертый выходы которого соединены соответственно с первым, вторым, пятым и восьмым входами второго селектора 118. Восьмые выходы 124-8 блока 113 соединены с шестнадцатыми выходами блока 13 управления. Второй и третий ин-.. формационные входы счетчика 114 соединены с источниками соответсгвенно логической "1" и логического "0"; выходы счетчи:;а соединены с восьмыми выходами

59-8 блока 13 управления, первый выход счетчика 114 дополнительно соединен с его первым входом, его второй выход дополнительно соединен с вторым выходом 59-2 блока 13 управления. Первый, вторые и третьи входы иэ третьих информационных входов 58-3 блока 13 управления соединены соответственно с пятнадцатым входом второго селектора 118, с вторыми информационными входами первых триггеров 115 флагов. Четвертый выход регистра 110 задержки соединен с первым информационным входом первых триггеров 115 флагов.

Первый синхровход 58-4 блока 13 управления соединен с синхровходом первых триггеров 115 флагов и триггера 122 готовности, второй синхровход 58-5 блока 13 управления соединен с синхровходом вторых триг геров 116 флагов, выходы первых 115 и вторых 116 триггеров флагов соединены с информационными входами мультиплексора 121 флагов, Выход триггера 122 готовности соединен с двадцатым выходом 59-20 блока управления.

Блок 14 формирования сигналов запуска предназначен для выработки сигналов запуска блоков проверяемой памяти (см.фиг.11, временную диаграмму 2).

Первый вход 60-1 блока 14 соединен с первьили входами элементов И 127 и 128, sTopoA вход 60-2 — c BTopblM входом oepBofo

127 и через инвертор с вторым входом второго 128 элементов И, Выход первого элемента И 127 соединен с первым и третьим информационными входами первого 129 и вторым информационным входом второго

130 мультиплексоров, выход второго элемента И 128 соединен с вторым информационным входом первого 129 и первым и четвертым входами второго 130 мультиплексоров. Четвертый вход nepooro 129 и третий вход второго 130 мультиплексоров объединены и соединены с источником логического

"0". Управляющие входы мультиплексоров

129, 130 попарно объединены и соединены с управляющими входами 60-3 блока 14. Выходы мультиплексоров через формирователи 131 и 132 соединены с выходами 61-1 и

61-2 блока.

Устройство предназначено для контроля ТЭЗов, содержащих блоки памяти емкостью 4 — 64 Кб, входную и выходную логики.

Контроль производится как методом сравнения реальных результатов с тестовыми (эталонными) значениями, так и сравнением

2002318

24 результатов срабатывания двух ТЭЗов: проверяемого и эталонного.

Контролируемый блок памяти выполнен, например, на микросхемах 1500РУ470.

Разрядность информационных входов и выходов, например, 11. Адресные входы двенадцати- шестнадцатиразрядные.

Управляющие входы разрешения записи

WR, пуска первого ПБ1 и второго ПБ2 бло-

15 ков адреса.

Предлагаемое устройство может быть выполнено, например, на микросхемах серии 1500.

Устройство работает совместно с

ППЭВМ при непрерывном, циклическом и шаговом режимах ггодачи теста, Диалог с

ППЭВМ может быть начат при появлении сигнала Тотов" на выходе триггера 122 готовности (фиг.7) устройства, Перед запуском теста в режиме диалога 20 включает в себя запись программ тестиро-. вания (см, табл,1) в ЗУ 68 алгоритмов (фиг.2) 25 причем запись производится один раз при включении устройства, запись данных в регистры 69 и 70 границ, установку режима тестирования (непр/шаг, типвд, номстр), настройку на определенный тест, установку размеров проверяемой памяти, установку

30 признака (флага), по которому требуется прервать тестирование.

Каждая из перечисленных операций выполняется по команде оператора (перечень команд представлен в табл.2). При поступлении команды с ППЭВМ сигнал Тотов" сбрасывается, а после отработки команды (для команд, влекущих за собой пересылку данных, после передачи данных) устанавли35

40 вается в единицу.

3 атем по команде "пуск" следует запуск теста. В этот период бит готовности устройства равен нулю, а после возникновения прерывания по одному из заранее установленных флагов он снова устанавливается в единицу, т.е. диалог с машиной может быть продолжен. Например, может быть считано содержимое ЗУ 106 ошибочных тестовых наборов (фиг.б). После анализа результатов тестирования оператор (или специально созданная программа) может, изменив по cBQему усмотрению режим или условия контроля, продолжить тестирование.

После включения питания сигналом

RESET, поступающим на соответствующий вход из группы управляющих входов 18-2 устройства, триггер 122 готовности устанавливается в единицу, на экране управляющей ППЭВМ возникает приглашение к диалогч. По команде, поступающей по шине

"оператор — ППЭВМ" производится подго-, товка устройства к работе. Подготовка данных на информационные шестнадцатиразрядные входы 18-1 устройства, "начальный установ счетчиков" (НУСТ) происходит обнуление счетчика 67 адреса ЗУ алгоритмов. Комбинация сигналов НУСТ и ЗПЗУА (команда "запись в ЗУ алгоритмов") переводит счетчик 67 в режим счета на сложение, При этом на входы 18-1 устройства начинают поступать данные для записи в ЗУ 68 алгоритмов. Слово ЗУ 68 двадцатитрехразрядное, для записи в него данных используется счетчик 14 до двух. По сигналу с первого выхода 125-1 счетчика происходит запись в первые шестнадцать разрядов слова ЗУ 68, по сигналу с второго выхода 125-2 — в остальные разряды слова. Концом записи в ЗУ 68.следует считать появление единицы на выходе 24-6 переноса счетчика 67. По этому сигналу происходит установка в единицу триггера 122 готовности, что служит сигналом к продолжению диалога. Аналогично командами "установка нижней границы" и "установка. верхней границы" в регистры 69 и 70 производится запись границ для циклической работы устройства.

При этом в соответствующий регистр блока

113 регистров приема полей данных Ilo команде "установка типа цикла" производится запись типа цикла (см. табл.3).

Однако регистр 69 в режимах зажатия либо адреса, либо данных, либо режима служит для хранения маски, Например, по команде "зажать адрес" (ЗАЖАДР) в блоке 113 соответствующий триггер устанавливается в единицу. В этом случае тестовый адрес (KMA), сформированный на выходах коммутатора 90 адреса, на селекторах 92 претерпевает следующие изменения: ТА = KMA +

+ЗАЖДР * M, т.е. в режиме зажатого адреса маскированные разряды адреса равны логической "1", Аналогично производится на селекторах 93. в режиме зажатия данных и WR преобразование тестовых данных и сигнала WR, сформированных на выходах коммутатора 91 данных.

Далее может быть установлена емкость микросхем памяти, на которых построен проверяемый блок памяти, Эта операция производится командой "установка емкости проверяемото ЗУ" (ЕМКПРЗУ), по котооой в соответствующий регистр блока 113 заносится соответствую ций код (см. табл.4).

В соответствии с этим кодом происходит настройка коммутатора старших разрядов адреса, который передает с соответствующих входов из группы входов

25-2 блока 2 формирования адреса на информационные входы счетчика 81 соответствующие разряды нижней границы.

Например, для ЕКМПРЗУ 00 на входы счет25

2002318

26 чика 81 поступают 10-й и.11-й разряды нижней границы цикла.

Затем по команде установить тип временной диаграммы" (ТИПВД) в соответствующий регистр блока l13 заносится код (см. табл.5), Аналогично производится настройка на тип теста и на флаг, по которому планируется прерывание, а также выбор строба сравнения. Ниже приводятся табл. 6, 7 и 8 соответствия управляющих кодов, заносимых в соответствующие регистры блока 113, их назначению.

Пошаговая подача теста осуществляется командой "шаг". 3ra команда через такт вызывает прерывание, и для Очередного шага требуется еще команда.

Команда "пуск" осуществляет запуск теста

По команде "вывод" производится вывод результатов тестирования из регистра, номер которого поступает в соответствующий регистр блока 113 (см.табл.9), Рассмотрим работу устройства, например, на прохождении теста "Марш".

Установим режим: тестирование блока

4 памяти, состоящего из ИС емкостью 4Кб, при подаче на его входы 61-1 временной диаграммы 1(3) в цикле от НАЧАДР до КОНАДР до заполнения ЗУ ошибок тестом

"Марш", сравнение с эталонным блоком 5 памяти, по стробу сравнения и 5 {6).

В результате на выходах 124-4 блока

113 регистров возникает код 00, который, попав на входы 26-2 блока 2 формирования адреса, настраивает коммутатор 79 старших разрядов адреса на передачу на счетчик 81

10-го и 11-го разрядов нижней границы адреса, поступающего с выходов 24-3 блока T памяти алгоритмов, при этом оСтальные с

0-го по 9-й разряды через элементы И 80 и ри состоянии логической "1" сигнала 1ТИПЦИКЛА (1) на входах 26-1 блока 2 формирования адреса поступают на D-входы счетчика 82 базового адреса. На выходах

124-5 блока 113 регистров возникнет код 00 (3), который, поступив на входы 60-3 блока

14 формирования сигналов запуска, настраивает мультиплексоры 129 и 130 на передачу с выходов элементов И 127 и 128, формирующих импульсы соответственно

ПБ1 и ПБ2 через формирователи 131 и 132

30 тгнова. После останова по команде "вывод"

45 на выходах 124-3 возникает, код 10(7), Вы50 з

10 на выходы 61-1 и 61-2 в соответствии с временной диаграммой 1 (номер 3). На выходах

124-6 блока l13 возникает код 10(1), который, поступая на входы 26-1, разрешает запись нижней границы цикла íà D-входы счетчика 82 базового адреса, при этом результат сравнения базового адреса с верхней границей цикла, сформированный на выходе схемы 86 сравнения, через мультиплексор 89 (8) условий перехода по алгоритму, поступая на вход 22 блока 1 памяти алгоритмов, способствует считыванию из

ЗУ 68 алгоритмов очередного управляющего слова. На выходах 124-7 блока 113 возникает код 001(5), который настраивает мультиплексор 121 на передачу через селектор 120 сигнала ."ЗУ ошибок заполнено" на

0-вход триггера !22 готовности. Сигнал на инверсном выходе мультиплексора блокирует работу счетчиков и регистров. На выходах 14-2 блока 113 возникает адрес 34 (см табл,1). С этого, например, адреса в ЗУ алгоритмов записан циклический алгоритм теста "Марш". На выходе 124-12 блока 113 возникает логический "0", который блокирует выходы схемы 99-1 сравнения. Разрешает поступление результатов сравнения проверяемого и контрольного ТЗов с выходов схемы 99-2 на D-входы регистра 101, элемент И 100 блока 10 формирует сигнал

"Есть хотя бы одно несравнение", который поступает с выхода 51-2 блока 10 на соответствующий вход блока 13 и служит для остановки теста па первому несравнению (в данном случае является несущественным).

На выходах 124-8 возникает код 101(6), который настраивает коммутатор 134 на передачу на синхровходы регистров 8 и 9 строба, задержанного в соответствии с кодом на входах 62-2 блока 15 (см, временную диаграмму 3).

Настроив устройства таким образом, зап, скают тест командой "пуск" и ждут осходной коммутатор 12 передает на выходы

19 устройства содержание ЗУ ошибок. (56) Авторское свидетельство СССР

Мг 934553. кл, G 11 С 29/00, 1980, Авторское свидетельство СССР

К. 1444896, кл, G 11 С 29/00. 1986.

2002318

v а

Ф

F. а

X вша шшшшшш

СЧ

i оо»

ОООООО а.

lШ о

CQ

ГС о х

Ф а

Ф с

ОООО

CQ

S

1lФ о

Ф

I6 х

Ф

С1

Ф

1и

Ф

Ф е

O. CL

ОZ н ц z-со =

lQlOil CP

LQ LO л с

S с

40 о. с

CL

Ф

Ф о

o o o ол, X X X X

LA

D с

° - СЧ С Ъ

С ) С"Ъ С ) lll

I"

Ф о

Ф

=/ Ь- х о о х х

ы х

lg

CO

S а с о л

Ф х

Ф

CL

С: оо о о о о о оо оо о о о о»

ООООО ОО ОО ОО

ОС.) Z О 2 сР Z 2 „g Z» ô

Lo I- Lo LQ с ш ш c Lo Lo с ш ш с ш ф

vuouv оо оо оо

-- чС л О Р О ххххх хх хх»хх», О r Сч Е) ct и) 40 Л СО Ф О СС С Ъ Й

LO I- lO Ш Ш I- I- LO LO Ш I- LO Ш LO 1оооооооо оооооо оооооо» оооооо

I Z о

IcP ) Z ) Z Z Z cP y Z )

Шс "Ш с сДШШШ » "ш с с DВШ....voоооv оооооо х х * х r. х СЧ x x r. x х х

COI ВЭО СЧCOWВВl СОЭО

»»» СЧ СЧ СЧ СЧ СЧ СЧ СЧ СЧ СЧ СЧ A

Б о

Ф

129

2002318

30 х х х х х х о. х - с х о о с с

0.

Iо

Ф

t оо о v v о о шWLOа LQL0&t0а L0а" х* г т г X З. о

Y Ф о и с о л

"о

С» ( о о

Ф х о

m

3(Б е т о. а а--сс с+с+аш

+++

СЧ

I о с с с — N С1

С ) С Ъ С 7 о

Ф

z

Ф

3( с о

СС с о

%i . о

СС Ф

° г

Я о

Ф

Z

Ф

Ф

Ф

С1

ttI с

l о

Ф

Iм м м м м м м м м м м м м и м м о о о о о о о о сс о о о о о о o v v v v о о» о о

Z Z Z X X о v v o v o e ele ele le elle e

z z z z z z о 0. а-C0 - С- С сс+с+шс+шл i шл ш+

СЧ

Z с

l

I» о

Ф

IМММ Y YММММММММYХ ооооо -ооооооо

ov o -oov v оо о

X Z Z Z Z X X

CV

Z с

I

Iо

Ф

Io v v ooo o å веве в в

zz- г zzz

o v o оо о аа3-ааа а а3z z x z r

0» а 0. C Q r v- C 0- 0i е- 0. t Q

c c+ саа+ + асс+ саш

eI COeО esneВВ3СОВО

° е- а» СЧСЧ СЧСЧ СЧ СЧ СЯСЬ СЧСЧ С9 оо ооо-оо

0 о -о о

v о со о

Z X Z Z о о о о v ве х е> ее<

Z S Z Z Z о о о о шаа о ш шш

o z

12002318

32

Таблица 2

n/è N.

Код операции

Поле данных

Таблица 3

Таблица 4

Таблица 5

2

5

7

8.

11

12

13

14

0001

0011

0101

011 1

1001

1011

1101

1111

:0 — 2: ЕМКПРЗУУ

:0-2; ТИПВД

:0-1; ТИП Ц

:0 — 3: ТИПФЛАГА

:О-S: АЗУА

;0 — 2:НОМСТРСР

:0-1:НОМВЫ ВРГ

Со е жание команды

Установка счетчиков и ТГ

Записьв ЗУ алгоритмов

Установка емк. пров. ЗУ

Установка типа врем. диагр, Установка типа цикла

Запись нижней границы цикла

Запись верхней границы цикла

Установка флага прерывания

Установка адреса теста

Зажать адрес

Зажать данные

Зажать WR

Установка строба сравнени

Шаговая подача теста

Пуск

Выво анных иэ зад. егист а

2002318

Таблица б

Таблица 7

Таблица 8

Таблица 9

2002318

Формула изобретения восьмой входы блока управления соединены с первой группой управляющих входов блока памяти алгоритмов тестирования, КОО ПАМЯТИ, содержащее блок формиро 5 первая, с второй по четвертую и пятая группы выходов которого соединены соото ми ования тестов, ветственно с первой группой управляющих ми ователь и ове яемого числа, Релок записи оши очных ес о входов блока формированиЯ тестов, с вхогист и ове яемого числа, блок сравнения, лок записи оши очных тестовых наборов, бло записи ошибочных ес о р .блок управления, блок задан р лок за ания в еменной. заДеРжки reHePBTOPTGKToaûõèìïÓÏÜÑOBÈ Формирования тесто., четвертая группа

»ходов блока памяти алгоритмов тестиРования соединена с четвертой группой пе вь вто,о. инфоРмаЦионных вхоДов блока ФоРмиРогенератора тактовых

„е тыи ы о ы дд а и о ц 5 вания ес о третья группа выходов блока ве тый выходы блока синхронизации соеформирования адреса соединена с пятой группой информационных входов блока

- первыми входами

„и. „ „б фоРмиРованиЯ тестов, четвеРтый выход ко-, торого соединен с вторым управляющим п авления и блока задания входом блока памяти алгоритмов тестирозаЦии блока ФОРмирован аДР, Р вания третья Группа вь,ходов блока Фор о ми ования адреса, стро-; бируащим входо бло а управления синхРовходом блока сРавнениЯ, с тРетьиц группой блока эталонной памяти, выходы входом синхронизации блока управления,, которого через формирователь эталонного входом синхронизации блока записи125;числа соединены с информационн и вх р . ошибочного тестового набора, первая и дами регистра эталонного числа, группа вторая г,:уппы выходов блока формирова- выходов которого соединена с третьей ния адреса соединены с соответствующи- группой информационных входов блока ми группами информац Онных входов поразрядного сравнения. Первая группа блОка задания - тЕстов, первая rpynoa вы 30 выходов которого соединена с первой ходов которо.-а соединена "- первои груп группой информационных входов выходнопой вх .)гов блока проверяемои памяти го коммутатора, вторая группа выходов группа вых"дов которого через формиро- блока формирования тестов соединена с ватель проверяемого числа соединена с первой группой информационных входов группой информационных входов Регистра блока записи ошибочных тестовых набо35 числа, группа выходов которого соединен ров и второй группой информационных с первой группой информационных входов входов выходного коммутатора, третья блока поразрядного сравнения, вторая группа информационных входов которого группа выходов блока формирования Т«- 40 соединена с первой группой выходов блотов соединена с второй группой информа ка записи ошибочных тестовых наборов, ционных входов блока поразряднО1о вторая группа информационных входов косравнения, отличающееся тем. lTo с торого соединена с второй группой выхоцелью расширения функциональных В03- дов формирователя проверяемого числа, можностей эа счет оперативного и Рроиэ q5 первый выход блока синхронизации соедивольного выбора алгоритма тестирования нен с первым входом синхронизации блои увеличения быстродейс я в устроист ка памяти алгоритмов тестирования и с во дополнительно введены блок памяти ал синхровходом выходного коммутатора, пягоритмов тестирования, блок эталОннОй тый выход блока синхронизации соединен памяти, формирователь эталонного 18cfla 50 с вторыми входами блока памяти алгоритрегистр Эталонного числа, BblxoJ3HoA KQI4 мов тестирования и блока формирования мутатор и блок формирования сигналов за- сигналов запуска, второй и третий выходы пуска, причем информациойнь1е и блока синхронизации соединены соответуправляющие входы блока управ в яв ственно с третьим входом синхронизации ляются входами устройства, вход строба 55 сигналов запуска и четвертым синхровходанных устройства соединен с стробирую дом блока памяти алгоритмов тестироващим входом блока синхронизаци, первая ния, первый и второй выходы блока группа выходов блока управления соеди формирования сигналов запуска соединенема с информационными входами «o"a ны соответственно с входами запуска блопамяти алгоритмов тестиРования, второи - кОв ПрОВЕряЕмОй и эталОннОй памяти, 37

2002318

38 выход блока задания временной задержки соединен с синхровходами регистров проверяемого числа и эталонного числа и Gnoка записи ошибочного тестового набора, выходы блока памяти алгоритмов тестирования, выходы блока формирования адреса, выход блока поразрядного сравнения соединены с третьим входом блока записи ошибочных тестовых наборов, выход которого и выход блока поразрядного сравнения соединены с четвертыми входами блока управления и четвертой группой информационных входов выходного коммутатора, пятый выход блока управления подключен к пятому входу блока записи ошибочных тестовых наборов, седьмой выход блока управления подключен к шестому входу блока записи ошибочных тестовых наборов и первому .входу группы управляющих входов блока формирования адреса, выходы . с восьмого по одиннадцатый блока управления подключены соответственно к второму, третьему, четвертому и пятому управляющим входам блока формирования адреса, выходы блока

: управления с двенадцатого по четырнадцатый соединены с входами блока стробирования формирования тестов, пятнадцатый, шестнадцатый и семнадцатый выходы блока управления соединены с входами управления соответственно блока формирования сигналов запуска блока поразрядного сравнения и блок задания временной задержки, восемнадцатый и девятнадцатый выходы блока управления соединены с входами синхронизации блока записи ошибочного тестового набора и входами управления выходного коммутато, ра, группы выходов которого являются первой группой выходов устройства, двадцатый выход блока- управления является вторым ьыходом устройства.

2. Устройство по п.1, отличающееся тем, что блок памяти алгоритмов тестирования содержит мультиплексор, счетчик адреса; блок памяти, два регистра масок, . дешифратор, регистр перехвата, элементы

И с первого по тринадцатый, причем информационные входы блока тестирования соединены с информационными входами блока памяти и регистров масок, первый вход первой группы управляющих входов блока соединен с первым входом первой группы информационных входов мультиплексора, второй вход которой соединен с вторым управляющим входом блока, вторые входы первой группы управляющих входов блока соединены с второй группой информационных входов мультиплексора, пятый вход первой группы управляющих входов блока соединен с первым входом .первого элемента И и первым входом

5 третьей группы информационных входов мультиплексора, управляющь.й вход которого соединен с четвертым входом первой группы управляющих входов блока, вторая группа информационных входов мульти10 плексора соединена с первой группой выходов регистра, группа информационных входов которого соединена с группой выходов блока памяти, выход послеДнего ре15 гистра перехвата соединен с вторым входом третьей группы информационных входов мультиплексора, третий и шестой входы первой группы управляющих входов блока соединены соответственно с

20 первыми входами первого и с третьего по тринадцатый элементов И. входом разрешения записи регистра перехвата и первым входом разрешения счетчика. группа (выходов которого соединена с группой адi 25 ресных входов блока памяти, первый, второй и третий выходы мультиплексора соединены соответственно со счетным, информационным входами счетчика и вторым входом первого элемента И, выход которо-

30 го соединен с вторым входом разрешения счетчика, первый, третий и второй входы синхронизации блока соединены с группой входов второго элемента И, выход которого соединен с входом разрешения записи

35 блока памяти, первый и:третий синхровходы блока задания регистров соединены с синхровходами соответственно первого. и второго регистров масок, входы разрешения которых соединены с седьмым управляющим входом блока, третий синхровход блока соединен с синхровходом регистра перехвата, группа информационных вхо-! дов которого соединена с группой выходов блока памяти, (n + 1 -й и (n + 2)-.й выходы блока памяти соединены соответственно с входами дешифратара и первыми входами элементов И с третьего по тринадцатый соответственно, вторые входы которых сое50 динены с соответствующими выходами дешифратора, третий, пятый и шестой выходы регистра перехвата образуют группу информационных выходов блока, четвертый выход регистра перехвата, (и + 3 -й вы55 ход блока памяти и выходы элементов И образуют вторую группу информационных выходов блока, выходы первою и второго регистров масок являются третьей группой информационных выходов блока, выход переполнения счетчика и (и + 3>-й выход

° Э I и ° й

° Ф °

° Э °

Гй ° и ° ° ° °

ЮЮФ

° °

° Ф

° Э Ф °

1 ° 1

1 °

° й

1 1 ° °

И Ю ° °

° °

° й

111

° ° ° 1> В ° и ° ФФ

° I 1 и ° °

° ° °

° ° °

° й

1 ° ° Ю и ° I и ° ° ° ll ° °

Э °

° °

ll ° °

° I

° и °

° I

° °

"°

° °

° йй ° °

° I Ф ° °

Ю ° °

° I

ll ° 1

° и г

11 Ф ° и Ф I

1 ° °

1 °

° ° и ° * б

Ю В ° ° 1 Ю °

"° ° ° . ° и ° I ° Ь ° ° ° Ю и ° ° ° °

II I ° Ф . °

41 Ю ° °

° ° и

° Э °

° ° и ° Ю

41 ° °

° 1 ° и ° Ф

° Ф и Э ° и ° ° 1

Ф и °

Э I и Ф и

° ° й

I e

Н6.

2002318

/1

2002318

18-8

У /

Л-2

7ЛУ З

2002318

/ Й,ф Я

Составитель Е.Светличная

Редактор T.ËoøêàðåBý Техред M.Моргентал Корректор А.Козориз

Тираж Подписное

НПО "Поиск" Роспатента

113035, Москва, Ж-35, Раушская наб., 4/5 .

Заказ 3174

Производственно-издательский комбинат "Патент", r. Ужгород, ул.Гагарина, 101