Микропроцессорная система управления технологическими процессами

 

Изобретение относится к автоматике и управлению. Цель изобретения - расширение области применения, повышение удобства наладки и эксплуатации. Микропроцессорная система управления технологическими процессами содержит блок управления, регистр адреса, память команд, два триггера, шифратор, шесть элементов 2И, счетчик, инвертор, две линии задержки, три элемента 2И - НЕ, две дифференцирующие цепи, сдвоенный дешифратор, семь регистров, элемент 3И, два канальных передатчика, буферный приемопередатчик, интерфейсный блок, цифровой дисплей и блок клавиатуры адреса (данных) управления КАДУ. Данная система позволяет осуществить несколько режимов. Режим "коррекция" служит для модификации управляющей программы и осуществляется в четыре этапа: задание адреса модифицируемой ячейки памяти команд, считывание содержимого ячейки, задание новых данных, запись новых данных. Режим "пошаговое выполнение команд" (ПШ) служит для отладки скорректированных фрагментов программы и обеспечивает выполнение (в каждом шаге) одной команды, осуществляемое нажатием кнопки Ш. Режим "автоматическое выполнение команд" (АВТ) служит для непрерывного автоматического управления технологическим процессом в соответствии с управляющей программой, записанной и хранящейся в памяти команд. При переходе в режим "коррекция" блок управления прерывает выполнение программы и переходит в режим ПШ, при этом с помощью буферного приемопередатчика блок управления изолируется от ШАД2, используемой в данном случае для передачи адреса и модифицированных данных. Выполнение скорректированной программы может быть продолжено по окончании коррекции в режиме ПШ или АВТ перключением тумблера задания режима в соответствующее положение. 1 ил.

Изобретение относится к микропроцессорной технике и может быть использовано в автоматизированных системах управления различными технологическими процессами.

Известна микропроцессорная система управления технологическими процессами (авт. св. N 1418653, 28.01.87), содержащая блок управления, тактовый генератор, системный контроллер, блоки оперативной и постоянной памяти, шинные формирователи, дешифраторы адреса и ряд других элементов, обеспечивающих возможность многозначного ветвления по адресу, определяемому внешними логическими условиями. Недостатком данного решения является невозможность применения в качестве блока управления однокристалльных микроЭВМ (ОМЭВМ) перспективных серий, имеющих совмещенную шину адреса-данных (например, серии К1816), находящих все большее применение при создании микропроцессорных систем управления производственными процессами. Другим недостатком является невозможность оперативной модификации содержимого памяти команд, т. е. управляющей программы, средствами самой системы управления, что осложняет откладку и пуск системы в производственных условиях, ограничивает область ее применения.

Известны микропроцессорные системы [1] , [2] , [3] , включающие ОМЭВМ с совмещенной шиной адреса-данных, стробируемые адресные регистры, память команд, недостатком которых также является невозможность изменения управляющей программы средствами самой системы, что приводит к необходимости применения дополнительных аппаратных и программных средств, включающих сложные интерфейсные структуры, базовые микроЭВМ лабораторного типа, ОМЭВМ, трансляторы, редакторы и т. д. Однако такие средства, как правило, имеются только в распоряжении разработчика системы управления, сложны, требуют определенных знаний и навыков в обращении с вычислительной техникой, выполнены в лабораторном, малопригодном для транспортировки варианте. Все это увеличивает сроки и расходы на отладку и внедрение системы в производственных условиях.

Наиболее близким техническим решением к изобретению является схема включения внешней памяти команд для РВЕ035 [3] , содержащая ОМЭВМ РВЕ035, адресный регистр и память команд. Однако подобная упрощенная структура не позволяет использовать данное техническое решение в составе гибких переналаживаемых систем управления из-за отсутствия возможности модификации и отладки управляющей программы.

Целью изобретения является расширение функциональных возможностей и повышение удобства наладки и эксплуатации микропроцессорных систем управления.

Цель достигается тем, что в систему, содержащую блок управления, регистр адреса и память команд, введены два триггера, шифратор, шесть элементов 2И, счетчик, инвертор, две линии задержки, три элемента 2 И-НЕ, две дифференцирующие цепи, сдвоенный дешифратор, семь регистров, элемент 3И, два канальных передатчика, буферный приемопередатчик, интерфейсный блок, цифровой дисплей и блок клавиатуры адреса (данных) управления КАДУ, определенным образом связанные между собой с известными элементами.

Сопоставительный анализ с прототипом показал, что заявляемое устройство отличается наличием новых элементов и связей, что позволяет сделать вывод о его соответствии критерию "новизна".

Анализ других технических решений, а именно устройств ввода-вывода информации, микропроцессорных систем и систем программного управления, показал отсутствие в них указанной совокупности новых признаков заявляемого решения, обеспечивающих достижение цели изобретения, что позволяет сделать вывод о его соответствии критерию "существенные отличия".

Наличие новых элементов и связей позволяет активно воздействовать на ход технологического процесса путем коррекции содержимого памяти команд, при этом количество корректируемых ячеек зависит только от объема вводимых в процесс изменений, которые могут касаться не только отдельных его параметров (диапазоны и точность измерений, геометрические параметры заготовок и деталей, их физико-механические свойства, характеристики объектов управления и т. д. ) при использовании системы в составе гибких АСУТП, но и программы в целом, например, при переходе на новые технологии, что обеспечивает расширение функциональных возможностей системы и области ее использования. Возможность перевода системы из режима управления в режим коррекции в любой точке программы и продолжения (после коррекции программы) работы системы с точки останова без привлечения дополнительных аппаратных и программных средств (отладочные модули на базе вычислительных средств лабораторного типа) повышает удобство эксплуатации, снижает время обслуживания.

При переходе на новую технологию средствами системы осуществляют не только запись, но и отладку управляющей программы. Для этого, например, в состав отлаживаемых участков программы (подпрограммы) вводятся команды условного (безусловного) ветвления, обеспечивающие зацикливание подпрограмм или команды вывода на внешние устройства (световое или цифровое табло) промежуточной информации, позволяющие судить о прохождении участков программы, которые после отладки исключаются из программы, т. е. отладка производится с использованием не только традиционных способов (пошаговое выполнение команд, моделирование), но и путем непосредственного воздействия на управляющую программу, при этом могут быть проверены различные версии программ и выбрана лучшая из них, что повышает удобство и качество наладки системы.

На чертеже представлена функциональная схема микропроцессорной системы управления технологическими процессами.

Система содержит блок 1 управления, имеющий установочный вход RES, вход SS пошагового выполнения команд, стробирующие выходы САВУ "Стробирование адреса внешних устройств" (САВУ), "Разрешение выборки памяти команд" (РВК), "Чтение из объектов управления" (ЧТОУ), "Запись в объекты управления" (ЗПОУ) и входы-выходы адреса-данных, регистр 2 адреса, имеющий информационные входы и выходы, а также тактовый вход С, память 3 команд, имеющую вход ВК ("Выборка кристалла"), ЗП "Запись"), адресные входы и входы-выходы данных, цифровой дисплей 4, блок 5 клавиатуры адреса (данных) управления, состоящий из восьми кнопок "0" - "7" набора восьмеричного кода, адреса-данных, кнопки З/С управления записью-считыванием данных, тумблера КОР/ПЩ/АВТ задания одного из трех режимов работы системы: "коррекция" (КОР) "пошаговое выполнение команд" (ПШ), "автоматическое выполнение команд" (АВТ), кноки Ш пошагового выполнения команд и встроенной схемы СПД подавления дребезга контактов, имеющей десять прямых 1-8, 10, 11 и две инверсных 9, 12 выхода, первый триггер 6, имеющий два установочных входа R, S, тактовый вход С и прямой выход, шифратор 7, имеющий восемь входов 0-7, один управляющий выход 1 и три информационных выхода 2, первый элемент 2И 8, второй триггер 9, имеющий установочный вход S, тактовый вход С, информационный вход D, прямой и инверсный выходы, счетчик 10, имеющий два установочных входа R1, R2, счетный вход С и информационные выходы 1, 2, инвертор 11, первую линию 12 задержки, первый 13 и второй 14 элементы 2И-НЕ, первую дифференцирующую цепь 15, сдвоенный дешифратор 16, имеющий два адресных входа Do, D1, два информационных входа V1, V2, два управляющих входа Е1, Е2, выходы 1, 2, 3, 4 верхней и 4, 5, 6 нижней половины дешифратора, вторую дифференцирующую цепь 17, второй 18, третий 19 и четвертый 20 элементы 2И, элемент 3И 21, семь регистров 22-28, имеющих по три информационных входа 2 и выхода и по одному тактовому входу 1, вторую линию 29 задержки, первый 30 и второй 31 канальные передатчики, каждый из которых имеет вход ВК, пятый 32 и шестой 33 элементы 2И, буферный приемопередатчик 34, имеющий входы-выходы 1, 2, вход ВК и ВВ ("Ввод"), третий элемент 2И-НЕ 35 и интерфейсный блок 36, имеющий входы-выходы 1, 2, адресные входы и управляющие входы ЗП и ЧТ ("Чтение").

Установочные входы RES блока 1 управления, 2 счетчика 10, второго триггера 9, соединены между собой и образуют шину начальной установки (ШНУ), вход SS блока 1 управления подключен к выходу первого триггера 6, выход САВУ - к входу 1 третьего элемента 2И-НЕ 35 и установочному входу R первого триггера 6, выход РВК - к входам 1 и пятого 32 и шестого 33 элементов 2И, выход ЗПОУ - к входу ЗП интерфейсного блока 36, выход ЧТОУ - к входу ЧТ интерфейсного блока и входу 2 пятого элемента 2И 32. Входы-выходы адреса-данных блока 1 управления подключены к входам-выходам 1 буферного приемопередатчика 34 и образуют шину 1 адреса-данных (ШАД), входы-выходы 2 буферного приемопередатчика 34 подключены к входам-выходам 1 интерфейсного блока 36, входам-выходам данных памяти 3 команд, выходам первого 30 и второго 31 канальных передатчиков, информационным входам регистра 2 адреса и образуют ШАД 2. Выходы регистра 2 адреса подключены к входам цифрового дисплея 4, адресным входам памяти 3 команд и интерфейсного блока 36 и образуют шину фиксированных адреса-данных (ШФАД). Входы-выходы 2 интерфейсного блока образуют шину связи с объектами управления (ШСО) и являются входами-выходами системы. Выходы 1-8 блока 5 подключены к входам 0-7 шифратора 7, выход 1 которого подключен к счетному входу С счетчика 10, входу инвертора 11 и входам 1 первого 13 и второго 14 элементов 2И-НЕ, а выходы 2 соединены с входами 2 регистров 22-28 и образуют ШАД 3. Выход 9 блока 5 подключен к тактовому входу С второго триггера 9 установочному входу R1 счетчика 10, выходы 1, 2 которого подключены к адресным входам Do, D1 сдвоенного дешифратора 16. Выходы 10, 11 блока 5 подключены: выход 10 к входу 1 первого элемента 2И 8, выход 11 к входу 2 первого элемента 2И 8 и установочному входу S первого триггера 6, выход 12 блока 5 подключен к тактовому входу С первого триггера 6. Выход первого элемента 2И 8 подключен к входу ВК буферного приемопередатчика 34. Прямой выход второго триггера 9 подключен к воду 2 первого элемента 2И-НЕ 13, входу первой дифференцирующей цепи 15 и к управляющему входу Е1 сдвоенного дешифратора 16, при этом выход первого элемента 2И-НЕ 13 соединен с входом 1 третьего элемента 2И 19, выход первой дифференцирующей цепи 15 соединен с входом 1 второго элемента 2И 18, входом 2 элемента 3И 21. Выходы 1, 2, 3, 4 сдвоенного дешифратора 16 соединены соответственно с входами 1 первого 22, второго 23, третьего 24 и четвертого 25 регистров, выходами подключенных к входам первого канального передатчика 30, а выходы 5, 6, 7 соединены соответственно с входами 1 пятого 26, шестого 27 и седьмого 28 регистров, выходами подключенных к входам второго канального передатчика 31. Инверсный выход второго триггера 9 подключен к своему входу D, входу 2 второго элемента 2И-НЕ 14, выход которого соединен с входом 1 четвертого элемента 2И 20, и к входу второй дифференцирующей цепи 17, выход которой соединен с входом 2 третьего элемента 2И 19, входом 3 элемента 3И21 и входом первой линии 12 задержки, и к управляющему входу Е2 сдвоенного дешифратора 16. Выход инвертора 11 подключен к информационным входам V1, V2 сдвоенного дешифратора и к входу 1 элемента 3И 21. Выход первой лини 12 задержки подключен к входам 2 второго 18 и четвертого 20 элементов 2И и входу ЗП памяти 3 команд. Выход второго элемента 2И 18 подключен к входу 2 шестого элемента 2И 33. Выход третьего элемента 2И 19 подключен к входу ВК первого канального передатчика 30. Выход четвертого элемента 2И 20 подключен к входу ВК второго канального передатчика 31, выход элемента 3И 21 подключен к входу второй линии 29 задержки, выход каждой соединен с входом 2 третьего элемента 2И-НЕ 35. Выход пятого элемента 2И 32 подключен к входу ВВ буферного приемопередатчика 34, выход шестого элемента 2И 33 подключен к входу ВК памяти 3 команд, выход третьего элемента 2И-НЕ 35 подключен к тактовому входу С регистра 2 адреса.

Блок 1 управления предназначен для считывания и выполнения последовательности команд (управляющей программы), реализующей алгоритм управления конкретным технологическим процессом и хранящейся в памяти 3 команд, а также для обмена (под контролем управляющей программы) информацией с объектами управления (ОУ), при этом установочный вход RES служит для начальной установки (при включении питания) и сброса блока в исходное состояние подачей на него уровня логического "0", вход SS служит для задания режима пошагового (при подаче на него логического "0") или автоматического (при подачей логической "1") выполнения команд, выход САВУ стробирует (по срезу импульса) вывод адреса внешних устройств (памяти команд и ОУ), выход РВК разрешает (уровнем логического "0") ввод кода команды управления из памяти 3 команд через буферный приемопередатчик 34 в блок управления, выход ЗПОУ стробирует передачу информации к ОУ, выход ЧТОУ стробирует считывание информации из ОУ, входы-выходы адреса-данных служат для вывода адресов внешних устройств и информации к ОУ и ввода кодов команд управления из памяти команд и информации от ОУ. Блок 1 управления может быть реализован на базе микропроцессоров с совмещенной ШАД, например ОМЭВМ К 1816 ВЕ35 (РВЕ35).

Регистр 2 адреса предназначен для выделения из потока информации, поступающей на него информационные входы по ШАД 2, адресов внешних устройств, которые фиксируются на его выходах по фронту инвертированных элементов 2И-НЕ 35 импульсов САВУ, поступающих на тактовый вход С, а также для фиксации в режиме "коррекция" адреса модифицируемой ячейки памяти 3 команд, поступающего с выходов первого канального передатчика 30, данных, хранящихся в соответствующей этому адресу ячейке и поступающих с входов-выходов памяти команд и новых данных, записываемых в данную ячейку и поступающих с выходов второго канального передатчика 31 по срезу импульсов, поступающих с выхода второй линии 29 задержки. В качестве регистра адреса могут быть использованы любые типы регистров с динамическим тактовым входом, например ИМС К555ТМ9 (два корпуса).

Память 3 команд предназначена для хранения управляющей программы с возможностью ее модификации, при этом вход ВК служит для отключения памяти (перевода входов-выходов данных в высокоомное состояние) подачей нан его логической "1" или для задания (при подаче логического "0") совместно с входом ЗП режима считывания (на входе ЗП логическая "1") или записи (на входе ЗП логический "0") данных. Память команд может быть реализована на без статических ОЗУ, например, ИМС К537РУ10 с подпиткой от малогабаритных аккумуляторов. При длительном отсутствии необходимости модификации содержимого памяти команд микросхема ОЗУ К537РУ10 может быть заменена микpосхемой ПЗУ типа К537РФ2, идентичной цоколевкой, что позволяет производить указанную замену без дополнительных доработок печатных плат.

Цифровой дисплей 4 предназначен для визуального отображения восьмизначного кода информации, поступающей на шину ШФАД, а именно адреса модифицируемой ячейки памяти 3 команд, данных, хранящихся по этому адресу, новых данных, записываемых в модифицируемую ячейку, а также адреса выполненной команды при работе в режимах ПШ, АВТ.

Блок 5 клавиатуры адреса (данных) управления предназначен для набора с помощью кнопок "0" - "7" восьмеричного кода адреса ячейки памяти 3 команд и новых данных, записываемых в эту ячейку, для считывания из памяти команд по адресу набранному кнопками "0" - "7" старых и записи новых данных при помощи кнопки З/С, при этом первому нажатию кнопки соответствует считывание, а второму - запись данных, для задания с помощью тумблера КОР/ПШ/АВТ одного из трех режимов (коррекция, ПОШ, АВТ) работы системы и для пошагового выполнения команд с помощью кнопки Ш, каждому нажатию которой соответствует выполнение одной команды, причем встроенная схема подавления дребезга обеспечивает защиту первого 6 и второго 9 триггеров и счетчика 10 от импульсов дребезга. Средние контакты 1 кнопок и тумблера соединены с общим проводом, поэтому при их замыкании на прямых выходах 1-8, 10, 11 блока 5 появляется логический "0", а на инверсных выходах 9, 12 - логический "1".

Первый триггер 6 предназначен для выработки сигнала управления режимом пошагового или автоматического выполнения команд блоком 1 управления, при этом установочный вход S служит для приема логического "0" с выхода 11 блока 5 при установке тумблера КОР/ПЩ/АВТ в положение АВТ, блокирующего входы R и С триггера и устанавливающего на его выходе логическую "1", поступающую на вход SS блока 1 управления и разрешающую ему непрерывное выполнение команд, т. е. автоматический режим работы. Установочный вход R служит для приема в режиме ПШ импульса САВУ, который устанавливает на выходе триггера логический "0", запрещающий выполнение команды, тактовый вход служит для приема импульса с выхода 12 блока 5 при нажатии кнопки Ш, кратковременно (на время выполнения одной команды) устанавливающего на выходе триггера логическую "1", после чего импульс САВУ вновь устанавливает логический "0". Целесообразно применение в качестве данного триггера ИМС К555ТМ2.

Шифратор 7 предназначен для преобразования восьмеричной цифры, соответствующей нажатой кнопке "0" - "7", в ее двоичный эквивалент, при этом входы 0-7 служат для приема с выходов 1-8 блока 5 сигналов при нажатии кнопок "0" - "7", выход 1 вырабатывает положительный импульс КОД, сопровождающий каждое нажатие кнопок, а на трех информационных выходах 2 формируются двоичный код, например при нажатии кнопки "5" формируется код "101". В качестве шифратора 7 может быть применена ИМС К555ИВ1.

Первый элемент 2И 8 предназначен для управления буферным приемопередатчиком 34, вход ВК которого подключен к выходу данного элемента, при этом в режимах ПШ, АВТ приемопередатчик включается подачей на вход ВК уровня логического "0", а в режиме КОР отключается (переводится в высокоомное состояние) подачей на вход ВК уровня логической "1".

Второй триггер 9 предназначен, во-первых, для разделения каналов передачи кодов адреса и кода данных от ШАД 3 и ШАД 2 и, во-вторых, для формирования импульсов считывания данных из памяти 3 команд и записи данных, при этом установочный вход служит для начальной установки, информационный вход D подключен к инверсному выходу триггера, обеспечивая работу триггера в счетном режиме, тактовый вход С является следовательно, счетным входом и служит для переключения триггера. Исходная комбинация уровней (1, 0) на прямом и инверсном выходах соответственно, поступая на управляющие входы Е1, Е2 сдвоенного дешифратора 16, включает его верхнюю половину и обеспечивает передачу кода адреса по каналу ШАДЗ - регистры 22, 23, 24, 25 - канальный передатчик 30 - ШАД2, противоположная комбинация (0, 1), полученная в результате переключения триггера по фронту импульса, поступающего с выхода 9 блока 5 при нажатии кнопки З/С включает нижнюю половину сдвоенного дешифратора и обеспечивает передачу кода данных по каналу ШАД 3 - регистры 26, 27, 28 - канальный передатчик 31 - ШАД2. Перепады уровней на выходах триггера при его переключении преобразуются первой 15 или второй 17 дифференцирующей цепью в импульсы, используемые соответственно для считывания или записи. Второй триггер также может быть выполнен на базе ИМС К555ТМ2.

Счетчик 10 предназначен для подсчета числа нажатий кнопок "0" - "7", при этом установочный вход R2 служит для начальной установки, установочный вход R1 служит для сброса счетчика при нажатии кнопки З/С, счетный вход служит для приема импульсов КОД с выхода 1 шифратора 7, выходы 1, 2 служат для вывода двоичного кода числа нажатий. В качестве счетчика 10 можно использовать любой двоичный счетчик, например типа К555ИЕ5.

Инвертор 11 предназначен для получения инвертированных импульсов КОД. Первая линия 12 задержки предназначена для задержки импульсов записи данных в память 3 команд на время t1, поступающих на ее вход с выхода второй дифференцирующей цепи 15. Первый 13 и второй 14 элементы 2И-НЕ предназначены для инвертирования и передачи импульсов КОД через третий 19 и четвертый 30 элементы 2И на входы ВК соответственно первого 30 и второго 31 канальных передатчиков, при этом входы 1 служат для приема импульсов КОД, входы 2 разрешают работу данного элемента при подаче на них логической "1" или блокируют при подаче логического "0". Так как вход 2 элемента 2И-НЕ 13 подключен к прямому выходу триггера 9, а вход 2 элемента 2И-НЕ 14 - к инверсному выходу, то данные элементы работают поочередно: в исходном состоянии триггера 9 (при задании адреса) работает элемент 2И-НЕ 13, передавая импульсы КОД через третий элемент 2И 19 на вход ВК первого канального передатчика 30, а после переключения триггера (при задании данных) работает элемент 2И-НЕ 14, передавая импульсы КОД через четвертый элемент 2И 20 на вход ВК второго канального передатчика 31. Первая дифференцирующая цепь 15 предназначена для преобразования отрицательного перепада уровня на инверсном выходе второго триггера 9 в отрицательный импульс "Запись".

Сдвоенный дешифратор 16 предназначен для получения распределенной по выходам 1-7 последовательности тактовых импульсов, по срезу которых код адреса или данных последовательно фиксируется в регистрах 22, 23, 24, 25 (адрес), 26, 27, 28 (данные), при этом адресные входы Do, D1 служат для адресации выхода дешифратора в пределах одной половины, информационные входы V1, V2 служат для приема информации (в данном случае инвертированного импульса КОД), которая поступает на адресные выход дешифратора, управляющие входы Е1, Е2 служат для включения верхней или нижней половины дешифратора в зависимости от комбинации уровней на выходах триггера 9. Сдвоенный дешифратор 16 может быть реализован на базе ИМС К555ИД4.

Вторая дифференцирующая цепь 17 предназначена для преобразования отрицательного перепада уровня на прямом выходе второго триггера 9 в отрицательный импульс "Считывание".

Второй элемент 2И 18 предназначен для включения памяти 3 команд при считывании или записи данных, при этом вход 1 принимает импульсы "Считывание" при считывании данных, вход 2 принимает задержанные импульсы "Запись" с первой лини 12 задержки при записи данных. Третий элемент 2И 19 предназначен для включения первого канального передатчика 30 при передаче кода адреса на ШАД2, при этом вход 1 служит для приема инвертированных импульсов КОД при наборе восьмеричного кода адреса, а вход 2 - для приема импульсов "Запись" при восстановлении кода адреса перед записью данных. Четвертый элемент 2И 20 предназначен для включения второго канального передатчика 31 при передаче кода данных на ШАД 2, при этом вход 1 служит для приема инвертированных импульсов КОД при наборе восьмеричного кода данных, а вход 2 - для приема задержанного импульса "Запись" с выхода первой линии 12 задержки при записи данных.

Элемент 3И 21 предназначен для получения импульса, фиксирующего после прохождения через вторую линию 29 задержки и третий элемент 2И-НЕ 35 на тактовый вход С с регистра 2 адреса информацию, поступающую по ШАД2 на его информационные входы, при этом вход 1 принимает инвертированные импульсы КОД, фиксирующие адрес-данные, набираемые с блока 5, вход 2 - импульсы "Считывание", фиксирующие данные, выводимые из памяти команд при считывании, вход 3 - импульсы "Запись", фиксирующие адрес, восстанавливаемый на адресных входах памяти команд перед записью данных.

Регистры 22, 23, 24, 25 предназначены для последовательного распределения по разрядам ШАД2, начиная со старшего разряда, двоичных трехразрядных кодов - эквивалентов восьмеричных цифр кода адреса и промежуточного хранения адреса для его последующего восстановления перед записью данных, при этом тактовые входы 1 служат для приема импульсов с выходов 1, 2, 3, 4 сдвоенного дешифpатора 16, а информационные входы 2 - для приема информации, например первым нажатием одной из кнопок "0" - "7" формируют старший восьмеричный разряд адреса, двоичный эквивалент которого поступает на информационные входы 2 всех регистров, однако тактовый импульс поступает только на вход 1 регистра 22, при следующем нажатии формируют следующий восьмеричный разряд, двоичный эквивалент которого фиксируется регистром 23 и т. д. Указанные регистры реализованы на базе ИМС К155ИР1. Регистры 26, 27. 28 по назначению аналогичны регистрам 22, 23, 24, 25, но распределяют и хранят не адрес, а данные, при этом тактовые импульсы поступают с выходов 5, 6, 7 нижней половины сдвоенного дешифратора 16.

Вторая линия 29 задержки предназначена для задержки импульса, поступающего с выхода элемента 3И 21 на время t2 по отношению к информации, поступающей на информационные входы регистра 2 адреса, при этом t2 < t1.

Первый канальный передатчик 30 предназначен для подключения выходов регистров 22, 23, 24, 25 и ШАД2 при передаче на нее адреса, в остальное время передатчик отключен. Второй канальный передатчик 31 предназначен для подключения выходов регистров 26, 27, 28 и ШАД2 при передаче на нее данных, в остальное время передатчик отключен. Передатчики выполнены на базе ИМС К589АП16.

Пятый элемент 2И 32 предназначен для управления вводом информации через буферный приемопередатчик 34, при этом на вход 1 поступает импульс РВК с блока 1 управления и разрешает ввод кода команды из памяти 3 команд, а на вход 2 поступает импульс ЧТОУ с блока 1 управления и разрешает ввод информации от объектов управления. Шестой элемент 2И 33 предназначен для включения памяти 3 команд, при этом вход 1 служит для приема импульсов РВК с блока 1 управления, обеспечивающих вывод из памяти кода выполняемой команды при работе системы в режимах ПШ и АВТ, а вход 2 служит для приема импульсов с выхода второго элемента 2И 18, обеспечивающих вывод данных по заданному адресу при считывании и запись данных при работе системы в режиме КОР.

Буферный приемопередатчик 34 предназначен для повышения нагрузочной способности входов-выходов адреса-данных блока 1 управления и для изоляции ШАД1 и ШАД2 друг от друга при работе системы в режиме КОР и может быть реализован на базе ИМС К589АП16.

Третий элемент 2И-НЕ 35 предназначен для получения положительного импульса, по фронту которого регистр 2 адреса фиксирует поступающую на ШАД2 информацию, при этом вход 1 служит для приема импульсов САВУ с блока 1 управления, фиксирующих адреса памяти 3 команд и объектов управления, а вход 2 - для приема импульсов с выхода второй линии 29 задержки, фиксирующих адрес и данные, поступающие с выходов первого 30 и второго 31 канальных передатчиков и входов-выходов данных памяти 3 команд.

Интерфейсный блок 36 служит для организации стробируемого обмена информацией между блоком 1 управления и объектом управления, при этом вход ЗП служит для стробирования вывода информации из блока управления через ШАД1, ШАД2 на ШСО, подключенную к ОУ, вход ЧТ служит для стробирования ввода информации от ОУ в обратном порядке в блок 1 управления, входы-выходы 1, 2 служат для передачи информации, адресные входы служат для адресации ОУ. Интерфейсный блок может быть реализован на базе ИМС КР580 ВА55, число которых варьирует в зависимости от числа адресуемых ОУ.

Микропроцессорная система управления технологическими процессами работает следующим образом.

При установке тумблера КОР/ПШ/АВТ задания режима работы системы в положение АВТ, соответствующее режиму АВТ, на выходе 11 блока 5 устанавливается логический "0", который через первый элемент 2И 8 поступает на вход ВК буферного приемопередатчика 34 и включает его, разрешая обмен информаций между ШАД1 и ШАД2, направление которого определяется уровнем на входе ВВ приемопередатчика 34. Логический "0" с выхода 11 блока 5 поступает также на установочный вход S первого триггера 6 и устанавливает на его выходе уровень логической "1", которая поступает на вход SS блока 1 управления и переводит его в режим АВТ. По окончании импульса начальной установки, сопровождающего подачу на систему напряжения питания, поступающего по ШНУ на вход RES блока 1 управления, последний начинает последовательную выборку и выполнение команд, хранящихся в памяти 3 команд, начиная с нулевого адреса. Адрес команды с входов-выходов адреса-данных блока 1 управления поступает по ШАД1 через включенный буферный приемопередатчик 34 на ШАД2 и далее на информационные входы регистра 2 адреса. Вывод адреса стробируется импульсом САВУ, который с выхода САВУ блока 1 управления через третий элемент 2И-НЕ 35 поступает на тактовый вход С регистра 2 адреса, фиксируя адрес на его выходах, подключенных через ШФАД к адресным входам памяти 3 команд. После фиксации адреса входы-выходы адреса-данных блока 1 управления устанавливаются в высокоимпедансное состояние, а на выходе РВК формируется импульс, который через шестой элемент 2И 33 поступает на вход ВК памяти 3 команд, выводя код команды через входы-выходы данных на ШАД2, и через пятый элемент 2И 32 поступает на вход ВВ буферного приемопередатчика 34, задавая ему направление передачи информации от ШАД2 к ШАД1 и далее к входам-выходам блока 1 управления, который считывает и выполняет данную команду, после чего описанный выше цикл повторяется, начиная с вывода адреса следующей команды.

Обмен информацией с объектами управления (ОУ) происходит по инициативе управляющей программы при выборке блоком 1 управления специальной команды (MOVX для ОЭВМ К1816 ВЕ35), при выполнении которой блок управления сначала формирует адрес ОУ, который аналогично адресу команды фиксируется регистром 2 адреса и по ШФАД поступает на адресные входы интерфейсного блока 36, затем вырабатывает стробирующий импульс ЧТОУ, если информация вводится из ОУ в блок управления, или ЗПОУ, если информация выводится из блока управления и поступает в ОУ. Импульс ЧТОУ поступает на вход ЧТ интерфейсного блока, при этом входы-выходы 2 подключаются к входам-выходам 1 и информация от ОУ по шине ШСО через интерфейсный блок поступает на ШАД2. Импульс ЧТОУ через пятый элемент 2И 32 поступает также на вход ВВ буферного приемопередатчика, обеспечивая передачу информации с ШАД2 на ШАД1 и далее в блок управления. Импульс ЗПОУ поступает на вход ЗП интерфейсного блока, фиксируя информацию, поступившую на входы-выходы 1, на входах-выхода 2, при этом информация, выводимая из блока управления поступает по ШСО к адресуемым ОУ.

Заметим, что на входах 2 третьего элемента 2И-НЕ 35 и шестого элемента 2И 33, участвующих в передаче соответственно импульсов САВУ и РВК, присутствуют логические "1", а выходы канальных передатчиков 30 и 31 находятся в высокоимпедансном состоянии, что не препятствует нормальному функционированию системы в режиме АВТ.

При переключении тумблера КОР/ПШ/АВТ в положении ПШ, соответствующее режиме ПШ, на выходе 11 блока 5 устанавливается логическая "1" и импульс САВУ, поступающий с блока 1 управления на установочный вход R первого триггера 6, устанавливает на его выходе уровень логического "0", который поступает на вход SS блока 1 управления, переводит его в режим ПШ, а на выходе 10 блока 5 устанавливается логический "0", который через первый элемент 2И 8 поступает на вход ВК буферного приемопередатчика 34, оставляя его во включенном состоянии, при этом на адресных входах памяти 3 команд зафиксирован адрес подлежащей выполнению команды. Как указывалось выше, выборка и выполнение команды возможно при наличии на входе SS блока 1 управления уровня логической "1", установка которого осуществляется нажатием кнопки Ш блока 5, при этом на его выходе 12 формируется положительный импульс, переключающий первый триггер 6, на выходе которого подключенном к входу SS блока 1 управления, устанавливается логическая "1". После выполнения команды блок управления выводит адрес следующей команды, фиксируемый на адресных входах памяти 3 команд импульсом САВУ, который, отступая на установочный вход R первого триггера 6, вновь устанавливает на его выходе уровень логического "0". Таким образом, выполнение команды производится нажатием кнопки Ш.

При переключении тумблера КОР/ПШ/АВТ в положение КОР, соответствующее режиму КОР, на выходе 11 блока 5 сохраняется, а на выходе 10 устанавливается логическая "1", при этом на выходе первого элемента 2И 8 также устанавливается логическая "1", которая, поступая на вход ВК буферного приемопередатчика 34, отключает его, изолируя ШАД1 и ШАД2 друг от друга. Заметим, что импульс начальной установки по ШНУ поступает также на установочный вход второго триггера 9, устанавливая на его прямом и инверсном выходах исходную комбинацию логических уровней (1, 0), и на установочный вход R2 счетчика 10, устанавливая на его выходах 1, 2 логически "0". Так как на выходе 11 блока 5 сохранилась логическая "1" управления, при этом на выходах САВУ и РВК присутствуют уровни логической "1". Работа системы в режиме КОР состоит из четырех последовательных этапов: задание (набор) восьмеричного кода адреса с помощью кнопок "0" - "7" блока 5, при этом код адреса индицируется цифровым дисплеем 4; считывание данных из памяти 3 команд по заданному адресу, при этом адресная информация на дисплее 4 заменяется данными; задание также с помощью кнопок "0" - "7" новых данных с индикацией на дисплее 4; запись новых данных в память команд по заданному адресу.

Каждое нажатие кнопки "0" - "7" сопровождается появлением на выходе 1 шифратора 7 положительного импульса КОД, одновременно с которым на выходах 2 шифратора формируется двоичный код нажатой кнопки, например кнопке "5" соответствует код "101", кнопке "3" - "011". Импульсы КОД поступают на счетный вход С счетчика 10, устанавливая на его выходах 1, 2, подключенных к адресным входам D0, D1 сдвоенного дешифратора, двоичный код числа нажатий кнопок "0" - "7", при этом один из выходов 1, 2, 3, 4 верхней половины дешифратора, адресуемый данным кодом, подключается к информационным входам V1, V2, на которые через инвертор 11 поступают инвертированные импульсы КОД. Выбор верхней половины дешифратора обусловлен поступлением на его управляющие входы Е1, Е2 комбинации логических уровней (1, 0), соответствующей исходному состоянию второго триггера 9. Таким образом, отрицательные импульсы КОД последовательно поступают с выходов 1, 2, 3, 4 дешифратора на тактовые входы 1 регистров 22, 23, 24, 25, фиксируя в них двоичные коды нажатых кнопок, поступающие на их информационные входы 2 по ШАД3 с выходов 2 шифратора 7. Первым нажатием код нажатой кнопки, соответствующий старшему разряду адреса, записывается в регистр 23 и т. д. Импульсы КОД поступают также на входы 1 первого 13 и второго 14 элементов 2И-НЕ, при этом второй элемент 2И-НЕ блокирован логический "0", поступающим на его вход 2 с инверсного выхода второго триггера 9, находящегося в исходном состоянии. С выхода первого элемента 2И-НЕ 13 инвертированный импульс КОД через третий элемент 2И 19 поступает на вход ВК первого канального передатчика 30 и включает его, при этом фиксируемый в регистрах 22, 23, 24, 25 адрес по ШАД2 поступает на информационные входы регистра 2 адреса. Инвертированный импульс КОД с выхода инвертора 11 поступает также на вход 1 элемента 3И 21 и далее через вторую линию 29 задержки и третий элемент 2И-НЕ 35 на тактовый вход С регистра 2 адреса, фиксируя набираемый адрес, который с выходов регистра адреса по ШФАД поступает на входы цифрового дисплея 4 и адресные входы памяти 3 команд. Таким образом, адрес запоминается в регистрах 22, 23, 24, 25 и фиксируется в регистре 2 адреса.

Второй этап - считывание данных из памяти 3 команд по заданному адресу производится нажатием кнопки З/С, при этом на выходе 9 блока 5 формируется положительный импульс, который поступает на установочный вход R1 счетчика 10, устанавливая на его выходах 1, 2 логический "0", и на тактовый вход С второго триггера 9, переключая его в состояние, обратное исходному, при этом на прямом выходе триггера формируется отрицательный перепад, преобразуемый первой дифференцирующей цепью 15 в импульс "Считывание", который через второй 18 и шестой 33 элементы 2И поступает на вход ВК памяти 3 команд, выводя на ШАД2 данные по заданному адресу. Импульс "Считывание" через элемент 3И 21, вторую линию 29 задержки и третий элемент 2И-НЕ 35 поступает также на тактовый вход С регистра 2 адреса, фиксируя данные, которые затем с выходов регистра адреса по ШФАД поступают на входы цифрового дисплея 4, при этом индицируемый на первом этапе работе адрес заменяется данными по этому адресу. Но адрес сохраняется в регистрах 22, 23, 24, 25. Ложная информация, кратковременно поступающая на ШАД2, в результате замены адреса на адресных входах памяти 3 данными по этому адресу регистром 2 адреса не фиксируется, так как фиксация происходит только по фронту импульса на его тактовом входе С и влияния на работу системы не оказывает.

Третий этап - задание новых данных аналогичен заданию адреса, при этом комбинация потенциалов на управляющих входа Е1, Е2 сдвоенного дешифратора 16 в результате переключения второго триггера 9 изменяется на противоположную, включив вместо верхней нижнюю половину дешифратора. В результате при наборе данных отрицательные импульсы КОД через выходы 5, 6, 7 дешифратора поступают на тактовые входы 1 регистров 26, 27, 28, поразрядно записывая в них новые данные. Переключение второго триггера приводит к блокированию первого элемента 2И-НЕ 13, и импульсы КОД через второй элемент 2И-НЕ 14 и четвертый элемент 2И 20 поступают на вход ВК второго канального передатчика 31 и включают его, при этом запитываемые в регистры 26, 27, 28 данные по ШАД 2 поступают на информационные входы регистра 2 адреса. Вывод данных на цифровой дисплей 4 происходит идентично выводу адреса.

Четвертый этап - запись новых данных в память 3 команд по заданному адресу осуществляется повторным нажатием кнопки З/С, при этом на выходе 9 блока 5 формируется положительный импульс, устанавливающий на выходах 1, 2 счетчика 10 логический "0" и переключающий второй триггер 9 в исходное состояние, причем на его инверсном выходе формируется отрицательный перепад, преобразуемый второй дифференцирующей цепью 17 в импульс "Запись", который через третий элемент 2И 19 поступает на вход ВК первого канального передатчика 30, выводя хранящийся в регистрах 22, 23, 24, 25 адрес на ШАД2 и далее на информационные входы регистра 2 адреса. Импульс "Запись" через элемент 3И 21, вторую линию 29 задержки и третий элемент 2И-НЕ 35 поступает также на тактовый вход С регистра 2 адреса, фиксируя адрес, который с выходов регистра адреса по ШФАД поступает на адресные входы памяти команд. Через первую линию 12 задержки и четвертый элемент 2И 20 импульс "Запись" поступает на вход ВК второго канального передатчика 31, выводя записанные в регистры 26, 27, 28 данные на ШАД2 и далее на входы-выходы данных памяти 3 команд, при этом данные поступают на ШАД2 только после того, как адрес зафиксирован на адресных входах памяти команд, для этого время t1 задержки первой линии 12 задержки выбирается больше времени t2 задержки второй линии 29 задержки. Одновременно с выхода первой линии 12 задержки задержанный импульс "Запись" поступает на вход ЗП памяти 3 команд, а через второй 18 и шестой 33 элемент 2И на вход ВК памяти команд, производя запись новых данных в память команд. Сброс счетчика 10 при нажатии кнопки З/С обеспечивает сохранение последовательности формиpования разрядов восьмеричного кода адреса-данных от старшего разряда к младшему.

Введение в систему шифратора 7, шести элементов 2И 8, 18, 19, 20, 32, 33, трех элементов 2И-НЕ 13, 14, 35, второго триггера 9, счетчика 10, инвертора 11, двух линий 12, 29 задержки, двух дифференцирующих цепей 15, 17, элемента 3И 21, семи регистров 22, 23, 24, 25, 26, 27, 28, двух канальных передатчиков 30, 31, буферного приемопередатчика 34, цифрового дисплея 4 и блока 5, определенным образом соединенных между собой и другими элементами, реализует возможность работы в режиме КОР, позволяющем при изменении отдельных параметров технологического процесса (режимы обработки, обрабатываемый материал, диапазон и точность измерения, размеры и т. д. ) соответствующим образом корректировать, а при использовании системы в составе гибких АСУ ТП или переходе на новые технологии существенно изменять управляющую программу без привлечения дополнительных аппаратных или программных средств (отладочные модули на базе вычислительных средств лабораторного типа), что расширяет функциональные возможности системы, повышает удобство эксплуатации. Более полное по сравнению с базовым объектом (прототипом), использование возможностей известного регистра 2 адреса, ШФАД и частично ШАД2, которые в заявленном устройстве кроме фиксации и передачи адреса выполняемых команд дополнительно осуществляют фиксацию и передачу адреса модифицируемой ячейки памяти 3 команд, прежнего и вновь записываемого содержимого данной ячейки, позволяет сократить объем аппаратных затрат, связанных с реализацией режима КОР. При этом использование в режиме КОР тех же элементов (регистра 2 адреса, памяти 3 команд, элементов 2И 32, 33, 2И-НЕ 35, буферного приемопередатчика 34) и коммуникации (ШФАД и частично ШАД2), что и в режиме АВТ, позволяет своевременно обнаружить по показаниям цифрового дисплея 4 и устранить их возможные неисправности до перевода системы в режим АВТ, повысив этим надежность системы. Кроме того, дисплей 4 и буферный приемопередатчик 34, введенные для реализации режима КОР, эффективно используются и в других режимах работы. Например, цифровой дисплей 4 в режиме ПШ индицирует текущий адрес команды, что позволяет контролировать исполнение команд, правильность перехода по адресам при исполнении команд ветвлений, в целом отражает ход процесса, что повышает удобство эксплуатации. В режиме АВТ при аварийном останове технологического процесса по адресу последней выполненной команды, индицируемой дисплеем, производятся диагностирование причины останова и устранение возникшей неисправности, что снижает время ремонта технологического оборудования. Буферный приемопередатчик 34 в режиме КОР изолирует входы-выходы адреса-данных блока 1 управления от ШАД2, обеспечивающей в данном случае обмен информацией между блоком 5, памятью 3 команд и регистром 2 адреса, а в режимах ПШ и АВТ повышает их нагрузочную способность, обеспечивая, в частности, возможность подключения интерфейсного блока 36. Введение первого триггера 6 реализует совместно с блоком 5 возможность работы системы в режиме ПШ, что повышает удобство наладки системы. Возможность прерывания выполнения программы в любой ее точке путем перевода системы из режима АВТ в режим КОР (при этом блок 1 управления запоминает адрес последней выполненной команды, индицируемый дисплеем) и возобновление работы системы в режиме АВТ или ПШ после коррекции управляющей программы также повышают удобство эксплуатации. @БЕЗ ОТСТУПА =

Формула изобретения

МИКРОПРОЦЕССОРНАЯ СИСТЕМА УПРАВЛЕНИЯ ТЕХНОЛОГИЧЕСКИМИ ПРОЦЕССАМИ, содержащая блок управления, регистр адреса и память команд, отличающаяся тем, что, с целью расширения области применения, повышения удобства наладки и эксплуатации, в нее введены два триггера, шифратор, шесть элементов 2И, счетчик, инвертор, две линии задержки, три элемента 2И - НЕ, две дифференцирующие цепи, сдвоенный дешифратор, семь регистров, элемент 3И, два канальных передатчика, буферный приемопередатчик, интерфейсный блок, цифровой дисплей и блок клавиатуры адреса (данных) управления (КАДУ), при этом установочные входы RES блока управления, R 2 счетчика, S второго триггера соединены между собой и образуют шину начальной установки системы, вход SS задания режима блока управления подключен к выходу первого триггера, выход стробирования - к первому входу третьего элемента 2И - НЕ и установочному входу R первого триггера, выход разрешения - к первым входам пятого и шестого элементов 2И, выход строба - к входу записи интерфейсного блока, выход чтения - к входу чтения интерфейсного блока и второму входу пятого элемента 2И, входы - выходы адреса/данных блока управления подключены к первой группе входов-выходов буферного приемопередатчика и вторая группа входов-выходов буферного приемопередатчика подключена к первым входам-выходам интерфейсного блока, входам-выходам данных памяти команд, выходам первого и второго канальных передатчиков, группе информационных входов регистра адреса, группа выходов регистра адреса подключена к группе входов цифрового дисплея, к группе адресных входов памяти команд и интерфейсного блока, выходы интерфейсного блока образуют шину связи с объектом управления и являются входами-выходами системы, первый - восьмой выходы блока клавиатуры адреса/управления данных подключены соответственно к первому - восьмому входам шифратора, первый выход которого подключен к счетному входу счетчика, входу инвертора и первым входам первого и второго элементов 2И - НЕ, а группа выходов соединена с второй группой входов регистров адреса и данных, девятый выход блока клавиатуры адреса управления подключен к тактовому входу C второго триггера и к установочному R1 входу счетчика, первый и второй выходы которого подключены к адресным входам D 0, D 1, сдвоенного дешифратора, десятый выход блока клавиатуры адреса/данных управления подключен к первому входу первого элемента 2И, одиннадцатый - к второму входу первого элемента 2И и установочному входу S первого триггера, двенадцатый выход блока клавиатуры адреса/данных управления подключен к тактовому входу C первого триггера, выход первого элемента 2И подключен к входу "Выбор кристалла" буферного приемопередатчика, прямой выход второго триггера подключен к второму входу первого элемента 2И - НЕ, выход которого соединен с первым входом третьего элемента 2И, к входу первой дифференцирующей цепи, выход которой соединен с первым входом второго элемента 2И и вторым входом элемента 3И, и к первому управляющему входу сдвоенного дешифратора, первый, второй, третий и четвертый выходы которого соединены с первыми входами первого, второго, третьего и четвертого регистров, разрядными выходами подключенных к входам соответствующим группам первого канального передатчика, а пятый, шестой и седьмой выходы сдвоенного дешифратора соединены с первыми входами пятого, шестого и седьмого регистров, разрядными выходами подключенных к соответствующим группам входов второго канального передатчика, инверсный выход второго триггера подключен к своему входу D, к второму входу второго элемента 2И - НЕ, выход которого соединен с первым входом четвертого элемента 2И, к входу второй дифференцирующей цепи, выходом соединенной с вторым входом третьего элемента 2И, третьим входом элемента 3И и входом первой линии задержки и к второму управляющему входу сдвоенного дешифратора, выход инвертора подключен к первому и второму информационным входам V1, V2 сдвоенного дешифратора и к первому входу элемента 3И, выход первого элемента задержки подключен к вторым входам второго и четвертого элементов 2И и входу записи блока памяти команд, выход второго элемента 2И подключен к второму входу шестого элемента 2И, выход третьего элемента 2И подключен к входу "Выбор кристалла" первого канального передатчика, выход четвертого элемента 2И подключен к входу "Выбор кристалла" второго канального передатчика, выход элемента 3И подключен к входу второго элемента задержки, выход которого соединен с вторым входом третьего элемента 2И - НЕ, выход пятого элемента 2И подключен к входу "Вывод" буферного приемопередатчика, выход шестого элемента 2И подключен к входу "Выбор кристалла" блока памяти команд, выход третьего элемента 2И - НЕ подключен к тактовому входу C регистра адреса.

РИСУНКИ

Рисунок 1