Перестраиваемая линия задержки

 

Использование: микроэлектроника, вычислительная техника, а именно линии задержки (ЛЗ), применяемые для обеспечения синхронизации между электронными системами различного назначения. Сущность: перестраиваемая ЛЗ содержит n ячеек задержки (ЯЗ), выходы которых соединены с соответствующими выходами ЛЗ. Каждая ЯЗ включает в себя первый и второй двойные инверторы (ДИ), первый и второй элементы задержки (ЭЗ), первый и второй элементы И, элемент ИЛИ - НЕ, инвертор, шину управления задержкой фронта (ШУЗФ) и шину управления задержкой среза (ШУЗС). Для первой ЯЗ входы первого и второго ДИ соединены между собой и образуют вход ЯЗ. Прямой выход первого ДИ соединен с входом первого ЭЗ, выход которого подключен к первому входу второго элемента И, а второй вход второго элемента И соединен с прямым выходом второго ДИ. Инверсный выход первого ДИ соединен с входом второго ЭЗ, выход которого подключен к инверсному входу первого элемента И, а прямой вход первого элемента И соединен с инверсным выходом второго ДИ. Выходы первого и второго элементов И соединены с входами элемента ИЛИ - НЕ, выход которого через инвертор соединен с выходом ЯЗ. ШУЗФ подключена к управляющим выходам первого ЭЗ, а ШУЗС - к управляющим входам второго ЭЗ. Внутренние связи ЯЗ с второй по n- ю аналогичны связям первой ЯЗ за исключением инверсии в подключении первого и второго ДИ к ЭЗ и элементам И. Вход первой ЯЗ соединен с входом ЛЗ, выход элемента ИЛИ - НЕ первой ЯЗ - с входом второй ЯЗ, выход элемента ИЛИ - НЕ второй ЯЗ - с входом n - 1 - й ЯЗ, а выход элемента ИЛИ - НЕ n - 1-й ЯЗ с входом n-й ЯЗ. 1 з.п. ф-лы, 2 ил.

Изобретение относится к микроэлектронике и вычислительной технике, а именно к схемам линий задержки, применяемым для обеспечения синхронизации между электронными системами различного назначения.

Известны линии задержки, передающие сигнал с определенной временной задержкой, не внося искажений в его форму. Они содержат входной и выходной инверторы, используемые в качестве буферных элементов, и времязадающую цепь на основе конденсаторов, индуктивностей и резисторов [1].

Основным недостатком их является низкая точность, связанная с неодинаковой задержкой фронта и среза, поскольку одна и та же времязадающая цепь формирует и задержку фронта, и задержку среза линии задержки.

Наиболее близким техническим решением является перестраиваемая линия задержки, состоящая из одной ячейки задержки и содержащая первый и второй элементы задержки фронта, первый и второй инверторы, элемент ИЛИ, элемент И, цифроаналоговый преобразователь, вход которого соединен с шиной управления задержкой, а выход - с управляющими входами первого и второго элементов задержки фронта, вход первого инвертора соединен с входом устройства, а выход - с входом второго элемента задержки фронта, входом второго инвертора и входом элемента И, инверсный вход которого соединен с выходом второго элемента задержки фронта, а выход - с первым входом элемента ИЛИ, второй вход которого соединен с выходом первого элемента задержки фронта, вход которого соединен с выходом второго инвертора, выход элемента ИЛИ соединен с выходом устройства.

При изменении сигнала на входе устройства от логического "0" до логической "1" на выходе первого инвертора появляется логический "0", а на выходе второго инвертора - логическая "1", которая через время, определяемое величиной задержки первого элемента задержки фронта, появляется на выходе элемента ИЛИ и соответственно на выходе устройства. При изменении сигнала на входе устройства от логической "1" до логического "0" на выходе первого инвертора появляется логическая "1", поступающая на вход второго элемента задержки фронта, а на выходе второго инвертора - логический "0". При появлении логической "1" на выходе первого инвертора логическая "1" устанавливается на выходе элемента И, который подключен к выходу элемента ИЛИ, и на выходе элемента ИЛИ сохраняется логическая "1", несмотря на то, что на выходе первого элемента задержки фронта находится логический "0", поступающий на другой вход элемента ИЛИ. Через время, определяемое величиной задержки второго элемента задержки фронта, логическая "1" появляется на инверсном входе элемента И и переводит его выход в состояние логического "0", который поступает на вход элемента ИЛИ. На выходе элемента ИЛИ, который соединен с выходом устройства, устанавливается логический "0". Таким образом в прототипе первый элемент задержки фронта определяет величину задержки фронта входного сигнала, а второй элемент задержки фронта - величину задержки среза входного сигнала.

Изменяя сигналы на шине управления задержкой, получают необходимый сигнал на управляющих входах первого и второго элементов задержки фронта и, таким образом, изменяя величину задержки элементов задержки, осуществляет перестройку линии задержки на требуемую величину задержки [2].

Недостатком прототипа является то, что разброс собственных задержек элементов устройства может привести к неодинаковой задержке фронта и среза, что снижает точность линии задержки. Кроме того, при получении малых задержек, сравнимых с собственными задержками элементов устройства, на точность оказывает влияние собственная начальная задержка первого элемента задержки. Еще одним недостатком является то, что устройство содержит только один выход, что сужает его функциональные возможности.

Цель изобретения - повышение точности линии задержки и расширение ее функциональных возможностей.

Для этого в перестраиваемую линию задержки, состоящую из одной ячейки задержки и содержащую вход, выход, инвертор, первый и второй элементы задержки, элемент И, шину управления задержкой, согласно изобретению дополнительно введены ячейки задержки с второй по n-ю и каждая ячейка задержки дополнительно содержит первый и второй двойные инверторы, второй элемент И, элемент ИЛИ-НЕ, а шина управления задержкой каждой ячейки состоит из шины управления задержкой фронта и шины управления задержкой среза. При этом для первой ячейки задержки входы первого и второго двойных инверторов соединены между собой и образуют вход ячейки задержки, прямой выход первого двойного инвертора соединен с входом первого элемента задержки, а инверсный выход первого двойного инвертора соединен с входом второго элемента задержки, выход первого элемента задержки подключен к первому входу второго элемента И, второй вход которого соединен с прямым выходом второго двойного инвертора, выход второго элемента задержки соединен с инверсным выходом первого элемента И, прямой выход которого соединен с инверсным выходом второго двойного инвертора. Выходы первого и второго элементов И соединены с входами элемента ИЛИ-НЕ, выход которого через инвертор соединен с выходом ячейки задержки, шина управления задержкой фронта соединена с управляющими входами первого элемента задержки, шина управления задержкой среза соединена с управляющими входами второго элемента задержки.

Для ячеек с второй по n-ю прямой выход первого двойного инвертора соединен с входом второго элемента задержки, а инверсный выход первого двойного инвертора соединен с входом первого элемента задержки, прямой выход второго двойного инвертора соединен с прямым входом первого элемента И, а инверсный выход второго двойного инвертора соединен с вторым входом второго элемента И, остальные связи соответствуют связям первой ячейки. Вход первой ячейки задержки соединен с входом устройства, вход второй ячейки задержки соединен с выходом элемента ИЛИ-НЕ первой ячейки задержки, вход n-1-й ячейки задержки соединен с выходом элемента ИЛИ-НЕ второй ячейки задержки, вход n-й ячейки задержки соединен с выходом элемента ИЛИ-НЕ n-1-й ячейки задержки. Выходы ячеек задержки соединены с соответствующими n выходами линии задержки.

Дополнительным отличительным признаком является то, что шина управления задержкой фронта и шина управления задержкой среза включают в себя шину для подключения управляющего резистора и шину для подключения управляющего конденсатора.

На фиг.1 представлена функциональная схема предлагаемой линии задержки; на фиг. 2 - временная диаграмма работы первой и второй ячеек предлагаемой линии задержки.

Перестраиваемая линия задержки содержит n ячеек задержки, выходы которых соединены с соответствующими выходами линии задержки: выход первой ячейки соединен с выходом 1, выход второй ячейки - с выходом 2, выход n-1-й ячейки - с выходом n-1, выход n-й ячейки - с выходом n. Вход первой ячейки соединен с входом 3 линии задержки. Первая ячейка задержки содержит первый 4 и второй 5 двойные инверторы, первый 6 и второй 7 элементы задержки фронта, первый 8 и второй 9 элементы И, элемент ИЛИ-НЕ 10, инвертор 11, шину 12 управления задержкой фронта и шину 13 управления задержкой среза. Входы первого 4 и второго 5 двойных инверторов соединены между собой и образуют вход ячейки задержки. Прямой выход первого двойного инвертора 4 соединен с входом первого элемента 6 задержки фронта, выход которого подключен к первому входу второго элемента И 9, а второй вход второго элемента И 9 соединен с прямым выходом второго двойного инвертора 5. Инверсный выход первого двойного инвертора 4 соединен с входом второго элемента 7 задержки фронта, выход которого подключен к и инверсному входу первого элемента И 8, прямой вход которого соединен с инверсным выходом второго двойного инвертора 5. Выходы первого 8 и второго 9 элементов И соединены с входами элемента ИЛИ-НЕ 10, выход которого через инвертор 11 соединен с выходом первой ячейки задержки. Шина 12 управления задержкой фронта содержит шину для подключения управляющего резистора и шину для подключения управляющего конденсатора и подключена к управляющим входам первого элемента 6 задержки фронта, шина 13 управления задержкой среза содержит шину для подключения управляющего резистора и шину для подключения управляющего конденсатора и подключена к управляющим входам второго элемента 7 задержки фронта.

Вторая ячейка задержки содержит все элементы первой ячейки, а именно первый 14 и второй 15 двойные инверторы, первый 16 и второй 17 элементы задержки фронта, первый 18 и второй 19 элементы И, элемент ИЛИ-НЕ 20, инвертор 21, шину управления 22 задержкой фронта, шину 23 управления задержкой среза. Входы первого 14 и второго 15 двойных инверторов соединены между собой и образуют вход ячейки задержки, подключенный к элементу ИЛИ-НЕ 10 первой ячейки задержки. Прямой выход первого двойного инвертора 14 соединен с входом второго элемента 17 задержки фронта, выход которого подключен к инверсному входу первого элемента И 18, а прямой вход первого элемента И 18 соединен с прямым выходом второго двойного инвертора 15. Инверсный выход первого двойного инвертора 14 соединен с входом первого элемента 16 задержки фронта, выход которого подключен к первому входу второго элемента И 19, а второй вход второго элемента И 19 соединен с инверсным выходом второго двойного инвертора 15. Выходы первого 18 и второго 19 элементов И соединены с входами элемента ИЛИ-НЕ 20, выход которого через инвертор 21 соединен с выходом второй ячейки. Шина 22 управления задержкой фронта содержит шину для подключения управляющего резистора и шину для подключения управляющего конденсатора и подключена к управляющим входам первого элемента 16 задержки фронта, шина 23 управления задержкой среза содержит шину для подключения управляющего резистора и шину для подключения управляющего конденсатора и подключена к управляющим входам второго элемента 17 задержки фронта.

n-1-я и n-я ячейки задержки содержат все элементы и связи второй ячейки задержки. Вход n-1-й ячейки соединен с выходом элемента ИЛИ-НЕ 20 второй ячейки, вход n-й ячейки соединен с выходом элемента ИЛИ-НЕ n-1-й ячейки.

Работа линии задержки на примере первой и второй ячеек задержки (см. фиг.2).

При изменении сигнала на входе 3 линии задержки от логического "0" до логической "1" на прямых выходах двойных инверторов 4 и 5 появляются логические "1" и на их инверсных выходах логические "0". Логическая "1", поступающая на вход первого элемента 6 задержки фронта, через время, определяемое величиной задержки элемента 6 задержки фронта, поступает на вход элемента И 9 и далее через элемент ИЛИ-НЕ 10 и инвертор 11 на выход 1 линии задержки.

При этом на втором входе элемента ИЛИ-НЕ 10 устанавливается логический "0", определяемый элементом И 8 и двойным инвертором 5. Изменяя параметры управляющих резистора и конденсатора шины 12 управления задержкой фронта регулируют величину задержки первого элемента 6 задержки фронта и соответственно регулируют задержку фронта сигнала на выходе 1 первой ячейки линии задержки.

Сигнал логического "0", поступая с выхода элемента ИЛИ-НЕ 10 первой ячейки на вход второй ячейки задержки, устанавливает прямые выходы двойных инверторов 14 и 15 в состояние логического "0", а их инверсные выходы - в состояние логической "1". Логическая "1", поступающая на вход первого элемента 16 задержки фронта, через время, определяемое величиной задержки элемента 16 задержки фронта, поступает на вход элемента И 19 и далее через элемент ИЛИ-НЕ 20 и инвертор 21 на выход 2 линии задержки (фиг.2). При этом на втором входе элемента ИЛИ-НЕ 20 устанавливается логический "0", определяемый элементом И 18 и двойным инвертором 15. Изменяя параметры управляющих резистора и конденсатора шины 22 управления задержкой фронта регулируют величину задержки первого элемента 16 задержки фронта и соответственно регулируют задержку фронта сигнала на выходе 2 второй ячейки линии задержки.

При изменении сигнала на входе 3 от логической "1" до логического "0" на прямых выходах двойных инверторов 4 и 5 устанавливаются логические "0", а на их инверсных выходах - логические "1". На выходе элемента И 8 устанавливается логическая "1", которая удерживает элемент ИЛИ-НЕ 10 в состоянии логического "0", так как на втором его входе устанавливается логический "0", определяемый элементом И 9 и двойным инвертором 5. Использование элемента И 9 и прямого выхода двойного инвертора 5 обеспечивают устранение влияния собственной задержки при включении первого элемента 6 задержки фронта, который может оказывать влияние на формирование задержки среза линии задержки для случая малых задержек, сравнимых с собственными задержками элементов схемы. Логическая "1", поступающая на вход второго элемента 7 задержки фронта, через время, определяемое величиной задержки элемента 7 задержки фронта, поступает на вход элемента И 8 и устанавливает его в состояние логического "0". Логический "0" через элемент ИЛИ-НЕ 10 и инвертор 11 поступает на выход 1 линии задержки. Изменяя параметры управляющих резистора и конденсатора шины 13 управления задержкой среза регулируют величину задержки второго элемента 7 задержки фронта и соответственно регулируют задержку среза сигнала на выходе 1 первой ячейки линии задержки.

Сигнал логической "1", поступая с выхода элемента ИЛИ-НЕ 10 первой ячейки на вход второй ячейки задержки, устанавливает прямые выходы двойных инверторов 14 и 15 в состояние логической "1", а их инверсные выходы - в состояние логического "0". На выходе элемента И 18 устанавливается логическая "1", которая удерживает элемент ИЛИ-НЕ 20 в состоянии логического "0", так как на втором его входе устанавливается логический "0", определяемый элементом И 19 и двойным инвертором 15. Логическая "1", поступающая на вход второго элемента 17 задержки фронта, через время, определяемое величиной задержки элемента 17 задержки фронта, поступает на вход элемента И 18 и устанавливает его в состояние логического "0", который через элемент ИЛИ-НЕ 20 и инвертор 21 поступает на выход 2 линии задержки. Изменяя параметры управляющих резистора и конденсатора шины 23 управления задержкой среза регулируют величину задержки второго элемента 17 задержки фронта и соответственно регулируют задержку среза на выходе 2 второй ячейки линии задержки.

Таким образом, в предлагаемой перестраиваемой линии задержки обеспечивается одинаковая задержка фронта и среза сигнала посредством шин управления задержкой фронта и среза и расширяются функциональные возможности схемы путем получения n выходов линии задержки.

Формула изобретения

1. ПЕРЕСТРАИВАЕМАЯ ЛИНИЯ ЗАДЕРЖКИ, состоящая из одной ячейки задержки и содержащая вход, выход, инвертор, первый и второй элементы задержки, элемент И, шину управления задержкой, отличающаяся тем, что дополнительно введены ячейки задержки с второй по n-ю и каждая ячейка задержки дополнительно содержит первый и второй двойные инверторы, второй элемент И, элемент ИЛИ - НЕ, а шина управления задержкой каждой ячейки состоит из шины управления задержкой фронта и шины управления задержкой среза, причем для первой ячейки задержки входы первого и второго двойных инверторов соединены между собой и образуют вход ячейки задержки, прямой выход первого двойного инвертора соединен с входом первого элемента задержки, а инверсный выход первого двойного инвертора соединен с входом второго элемента задержки, выход первого элемента задержки подключен к первому входу второго элемента И, второй вход которого соединен с прямым выходом второго двойного инвертора, выход второго элемента задержки соединен с инверсным входом первого элемента И, прямой вход которого соединен с инверсным выходом второго двойного инвертора, выхода первого и второго элементов И соединены с входами элемента ИЛИ - НЕ, выход которого через инвертор соединен с выходом ячейки задержки, шина управления задержкой фронта соединена с управляющими входами первого элемента задержки, шина управления задержкой среза соединена с управляющими входами второго элемента задержки, для ячеек задержки с второй по n-ю прямой выход первого двойного инвертора соединен с входом второго элемента задержки, а инверсный выход первого двойного инвертора соединен с входом первого элемента задержки, прямой выход второго двойного инвертора соединен с прямым входом первого элемента И, а инверсный выход второго двойного инвертора соединен с вторым входом второго элемента И, остальные связи соответствуют связям первой ячейки, вход первой ячейки задержки соединен с входом устройства, вход второй ячейки задержки соединен с выходом элемента ИЛИ - НЕ первой ячейки задержки, вход (n - 1)-й ячейки задержки соединен с выходом элемента ИЛИ - НЕ второй ячейки задержки, вход n-й ячейки задержки соединен с выходом элемента ИЛИ - НЕ (n - 1)-й ячейки задержки, выходы ячеек задержки соединены с соответствующими n выходами линии задержки.

2. Линия по п.1, отличающаяся тем, что шина управления задержкой фронта и шина управления задержкой среза включают в себя шину для подключения управляющего резистора и шину для подключения управляющего конденсатора.

РИСУНКИ

Рисунок 1, Рисунок 2