Устройство для цикловой синхронизации

 

Изобретение относится к технике цифровой связи, а именно к устройствам для цикловой синхронизации цифровых систем передачи информации с временным уплотнением. Технический результат - осуществление синхронизации класса передач информации с асинхронным объединением цифровых потоков с изменяющейся в процессе работы длиной сверхцикла. Для этого в устройство для цикловой синхронизации, содержащее первое оперативное запоминающее устройство, регистр сдвига, дешифратор синхрокомбинации, фазирующее устройство, генераторное оборудование, устройство настройки, введены второе оперативное запоминающее устройство, дешифратор управления, триггер, делитель, шесть инверторов, семь элементов И, четыре элемента ИЛИ. 3 ил.

Изобретение относится к технике цифровой связи, а именно к устройствам для цикловой синхронизации цифровых систем передачи информации с временным уплотнением.

Известны устройства для цикловой синхронизации [1-3], содержащие регистр сдвига, опознаватель циклового синхросигнала, анализатор совпадения синхросигнала (блоки удержания и поиска синхронизма), генераторное оборудование, элементы И, ИЛИ, входы и выходы устройства, соединенные определенным образом.

Недостатками этих устройств являются: - невозможность одним и тем же устройством осуществлять синхронизацию различных цифровых передач информации с асинхронным объединением цифровых потоков; - невозможность осуществлять синхронизацию цифровых передач, длина сверхцикла которых изменяется в процессе работы; - значительные аппаратные затраты.

Наиболее близким по технической сущности к заявленному изобретению является выбранное в качестве прототипа устройство для цикловой синхронизации [4] , содержащее оперативное запоминающее устройство, устройство настройки и диагностики, устройства хранения критериев входа и выхода из синхронизма, дешифратор синхрокомбинации, фазирующее устройство, генераторное оборудование, входы и выходы устройства, соединенные определенным образом.

Это устройство для цикловой синхронизации позволяет осуществлять синхронизацию различных передач информации с асинхронным объединением цифровых потоков, имеющих постоянную длину сверхцикла.

Недостатком данного устройства является невозможность осуществления синхронизации класса цифровых передач информации с временным уплотнением, структура которых состоит из цикла, длина которого (в битах) зависит от скорости передачи, и сверхцикла, длина которого изменяется в процессе работы. Анализ структуры этого класса показывает, что в цикле содержится служебная группа бит, в которой передается информация о работающих каналах, об увеличении длины сверхцикла (при включении или выключении других каналов).

Длина цикла этого класса цифровых передач информации равна V•N, где V - скорость передачи (Кбит/с); N - постоянное число для конкретной группы передач.

Технической задачей изобретения является расширение функциональных возможностей, позволяющих осуществить синхронизацию различных передач информации с изменяющейся в процессе работы длиной сверхцикла.

Указанная задача решается тем, что в устройство для цикловой синхронизации (ЦС), содержащее первое оперативное запоминающее устройство (ОЗУ), регистр сдвига (PC), дешифратор синхрокомбинации (ДС), фазирующее устройство (ФУ), генераторное оборудование (ГО), устройство настройки (УН), причем тактовый вход устройства для цикловой синхронизации (ЦС) соединен с соответствующими входами PC и ГО, информационный вход устройства для ЦС соединен с соответствующим входом PC, 0-N, выходы которого соединены с информационными 0-N входами ДС, выход отклика которого соединен с соответствующим входом ФУ, первые 0-N и вторые 0-N, задающие входы которого соединены соответственно с пятыми 0-N и шестыми 0-N задающими выходами УН, выход наличия синхронизации ФУ является соответствующим выходом устройства для ЦС, первые 0-N адресные выходы ГО соединены с соответствующими адресными входами первого ОЗУ и являются первыми адресными выходами устройства для ЦС, вторые 0-N адресные выходы ГО являются вторыми 0-N адресными выходами устройства для ЦС, вход/выход конца цикла первого ОЗУ соединен с соответствующим входом/выходом УН, с соответствующим входом ГО и является выходом конца цикла устройства для ЦС, входы записи, чтения и выбора первого ОЗУ соединены с соответствующими выходами УН, входы выбора режима, нового адреса, установки в ноль, записи, чтения, выбора настройки ОЗУ или регистра запоминания, выбора номера настраиваемого ОЗУ и информационные 0-N входы/выходы которого являются соответствующими входами устройства для ЦС, вход выбора режима УН соединен также с соответствующим входом ГО, вход тактов настройки и первый вход установки в исходное состояние которого соединены с соответствующими выходами УН, согласно изобретению введены второе ОЗУ, дешифратор управления (ДУ), триггер, делитель, с первого по шестой инверторы, с первого по седьмой элементы И и с первого по четвертый элементы ИЛИ, причем входы чтения, записи и выбора второго ОЗУ соединены с соответствующими выходами УН, 0-N адресные входы второго ОЗУ соединены со вторыми адресными выходами ГО, вход/выход конца сверхцикла второго ОЗУ соединен с соответствующим входом/выходом УН и соответствующим входом ГО, вход/выход конца синхрокомбинации второго ОЗУ соединен с соответствующим входом/выходом УН и третьими входами первого и второго элементов И, выходы которых соединены соответственно с первым и вторым входами первого элемента ИЛИ, третий вход которого соединен с выходом третьего элемента И, а выход - с тактовым входом ФУ, выход нулевого состояния которого соединен с входом третьего инвертора, с третьим входом третьего элемента И, с первым входом шестого элемента И вторым входом третьего элемента ИЛИ, выход которого соединен с первым входом пятого элемента И, второй вход которого и третий вход шестого элемента И соединены с входом выбора режима устройства для ЦС, выход максимального состояния ФУ соединен с входом четвертого инвертора, выход которого соединен с пятым входом второго элемента И, выход критерия выхода из синхронизма ФУ соединен с разрешающим входом триггера, выход которого соединен с разрешающим входом делителя, входом шестого инвертора, первым входом третьего элемента ИЛИ и М входом ФУ, выход наличия синхронизации ФУ соединен с первым входом четвертого элемента И, второй вход которого соединен с выходом первого элемента И, а его выход - с входом пятого инвертора, выход которого соединен с тактовым входом триггера, информационный вход триггера соединен с шиной питания, а вход установки в ноль - с выходом второго элемента ИЛИ, первый вход которого соединен с выходом второго элемента И, а второй вход и вход установки в ноль ФУ - с выходом седьмого элемента И, первый вход которого соединен с выходом делителя, а второй вход, а также первые входы первого, второго и третьего элементов И соединены с выходом первого инвертора, вход которого соединен с тактовым входом устройства для ЦС, вход установки в ноль делителя соединен с выходом второго элемента ИЛИ, первые 0-N и вторые 0-N задающие выходы УН соединены соответственно с первыми 0-N и вторыми 0-N задающими входами ДС, выход отклика которого соединен с четвертым входом второго элемента И, с вторым входом третьего элемента И и с входом второго инвертора, выход которого соединен с четвертым входом первого элемента И, третьи 0-N и четвертые 0-N задающие выходы УН соединены соответственно с первыми 0-N и вторыми 0-N задающими входами ДУ, выход отклика которого соединен с соответствующим входом ГО, седьмые 0-N задающие выходы УН соединены соответственно с 0-N задающими входами делителя, тактовый вход которого, а также вторые входы первого и второго элементов И соединены с выходом конца цикла первого ОЗУ, выход пятого элемента И соединен с первым входом четвертого элемента ИЛИ, второй вход которого соединен с выходом установки в исходное состояние УН, а выход - с вторым входом установки в исходное состояние ГО, третий вход установки в исходное состояние которого соединен с выходом шестого элемента И, второй вход которого соединен с выходом шестого инвертора, выход третьего инвертора соединен с пятым входом первого элемента И, 0-N выходы PC соединены с соответствующими информационными входами ДУ.

Новизна технического решения заключается в наличии в заявленном устройстве новых схемных элементов: второго оперативного запоминающего устройства, дешифратора управления, триггера, делителя, с первого по шестой инверторов, с первого по седьмой элементов И, с первого по четвертый элементов ИЛИ.

Таким образом, изобретение соответствует критерию "новизна".

Анализ известных технических решений в исследуемой и смежной областях позволяет сделать вывод, что введенные функциональные узлы известны. Однако введение их в устройство для цикловой синхронизации с указанными связями придает ему новые свойства. Введенные функциональные узлы взаимодействуют таким образом, что позволяют расширить его функциональные возможности, обеспечивая синхронизацию широкого класса передач с изменяющейся в процессе работы длиной сверхцикла.

Таким образом, изобретение соответствует критерию "Изобретательский уровень", так как оно для специалиста явным образом не следует из уровня техники.

Изобретение может быть использовано в цифровых системах передачи высших порядков с асинхронным объединением цифровых потоков.

Таким образом, изобретение соответствует критерию "Промышленная применимость".

На фиг.1 представлена структурная электрическая схема предлагаемого устройства для цикловой синхронизации, на фиг.2 - электрическая схема генераторного оборудования, на фиг.3 - структура цифровой передачи.

Устройство для цикловой синхронизации (фиг.1) содержит первое оперативное запоминающее устройство (ОЗУ) 1, регистр сдвига (PC) 2, дешифратор синхрокомбинации (ДС) 3, фазирующее устройство (ФУ) 4, генераторное оборудование (ГО) 5, устройство настройки (УН) 6, второе ОЗУ 7, дешифратор управления (ДУ) 8, триггер 9, делитель 10, с первого по шестой инверторы 11, 12, 13, 14, 15, 16, с первого по седьмой элементы И17, 18, 19, 20, 21, 22, 23 и с первого по четвертый элементы ИЛИ24, 25, 26, 27, причем тактовый вход (вход Т) устройства для ЦС соединен с соответствующими входами PC 2 и ГО 5, информационный вход (вход И) устройства для ЦС соединен с соответствующим входом PC 2, 0-N выходы которого соединены с информационными 0-N входами ДС 3, выход отклика которого соединен с соответствующим входом ФУ 4, первые 0-N и вторые 0-N задающие входы которого соединены соответственно с пятыми 0-N и шестыми 0-N задающими выходами УН 6, выход наличия синхронизации ФУ 4 является соответствующим выходом устройства для ЦС, первые 0-N адресные выходы ГО 5 соединены с соответствующими адресными входами первого ОЗУ 1 и являются первыми адресными выходами устройства для ЦС, вторые 0-N адресные выходы ГО 5 являются вторыми 0-N адресными выходами устройства для ЦС, вход/выход конца цикла первого ОЗУ 1 соединен с соответствующим входом/выходом УН 6, с соответствующим входом ГО 5 и является выходом конца цикла устройства для ЦС, входы записи, чтения и выбора первого ОЗУ 1 соединены с соответствующими выходами УН 6, входы выбора режима, нового адреса, установки в ноль, записи, чтения, выбора настройки ОЗУ или регистра запоминания, выбора номера настраиваемого ОЗУ и информационные 0-N входы/выходы которого являются соответствующими входами устройства для ЦС, вход выбора режима УН 6 соединен также с соответствующим входом ГО 5, вход тактов настройки и первый вход установки в исходное состояние которого соединены с соответствующими выходами УН 6, входы чтения, записи и выбора второго ОЗУ 7 соединены с соответствующими выходами УН 6, 0-N адресные входы второго ОЗУ 7 соединены со вторыми адресными выходами ГО 5, вход/выход конца сверхцикла второго ОЗУ 7 соединен с соответствующим входом/выходом УН 6 и соответствующим входом ГО 5, вход/выход конца синхрокомбинации второго ОЗУ 7 соединен с соответствующим входом/ выходом УН 6 и третьими входами первого и второго элементов И17, 18, выходы которых соединены соответственно с первым и вторым входами первого элемента ИЛИ24, третий вход которого соединен с выходом третьего элемента И19, а выход - с тактовым входом ФУ 4, выход нулевого состояния которого соединен с входом третьего инвертора 13, с третьим входом третьего элемента И19, с первым входом шестого элемента И22 и вторым входом третьего элемента ИЛИ26, выход которого соединен с первым входом пятого элемента И21, второй вход которого и третий вход шестого элемента И22 соединены с входом выбора режима устройства для ЦС, выход максимального состояния ФУ 4 соединен с входом четвертого инвертора 14, выход которого соединен с пятым входом второго элемента И18, выход критерия выхода из синхронизма ФУ 4 соединен с разрешающим входом триггера 9, выход которого соединен с разрешающим входом делителя 10, входом шестого инвертора 16, первым входом третьего элемента ИЛИ26 и М входом ФУ 4, выход наличия синхронизации ФУ 4 соединен с первым входом четвертого элемента И20, второй вход которого соединен с выходом первого элемента И17, а его выход - с входом пятого инвертора 15, выход которого соединен с тактовым входом триггера 9, информационный вход триггера 9 соединен с шиной питания, а вход установки в ноль - с выходом второго элемента ИЛИ25, первый вход которого соединен с выходом второго элемента И18, а второй вход и вход установки в ноль ФУ 4 - с выходом седьмого элемента И23, первый вход которого соединен с выходом делителя 10, а второй вход, а также первые входы первого, второго и третьего элементов И17, 18 и 19 соединены с выходом первого инвертора 11, вход которого соединен с тактовым входом Т устройства для ЦС, вход установки в ноль делителя 10 соединен с выходом второго элемента ИЛИ25, первые 0-N и вторые 0-N задающие выходы УН 6 соединены соответственно с первыми 0-N и вторыми 0-N задающими входами ДС 3, выход отклика которого соединен с четвертым входом второго элемента И18, с вторым входом третьего элемента И19 и с входом второго инвертора 12, выход которого соединен с четвертым входом первого элемента И17, третьи 0-N и четвертые 0-N задающие выходы УН 6 соединены соответственно с первыми 0-N и вторыми 0-N задающими входами ДУ 8, выход отклика которого соединен с соответствующим входом ГО 5, седьмые 0-N задающие выходы УН 6 соединены соответственно с 0-N задающими входами делителя 10, тактовый вход которого, а также вторые входы первого и второго элементов И17 и 18 соединены с выходом конца цикла первого ОЗУ 1, выход пятого элемента И21 соединен с первым входом четвертого элемента ИЛИ27, второй вход которого соединен с выходом установки в исходное состояние УН 6, а выход - с вторым входом установки в исходное состояние ГО 5, третий вход установки в исходное состояние которого соединен с выходом шестого элемента И22, второй вход которого соединен с выходом шестого инвертора 16, выход третьего инвертора 13 соединен с пятым входом первого элемента И17, 0-N выходы PC 2 соединены с соответствующими информационными входами ДУ 8.

Генераторное оборудование 5 (фиг. 2) содержит счетчик длины цикла 28, счетчик длины сверхцикла 29, удалитель сигналов 30, инверторы 31, 32 и 33, элементы И34, 35, 36, 37, 38, 39 и 40, элементы ИЛИ41 и 42, причем тактовый вход (вход Т) ГО 5 соединен с первым входом элемента И34, с тактовым входом (вход Т) удалителя сигналов 30 и с входом инвертора 32, выход которого соединен с первым входом элемента И37, второй вход которого является входом отклика (вход У) ГО 5, вход тактов настройки (вход ТН) ГО 5 соединен с первыми входами элементов И35 и 39, вход конца цикла (вход КЦ) ГО 5 соединен с вторым входом элемента И36, третьим входом элемента И37 и входом конца циклов (вход КЦ) удалителя сигналов 30, вход управления (вход У) которого соединен с выходом элемента И37, а выход КЦ удалителя сигналов 30 соединен с первым входом элемента И38, вход выбора режима (вход РЕЖ) ГО 5 соединен с входами инверторов 31 и 33, вторыми входами элементов И34, 38 и с первыми входами элементов И36, 40, вход конца сверхцикла (вход КСЦ) ГО 5 соединен с вторым входом элемента И40, выход которого соединен с входом синхронной установки в ноль (вход R1) счетчика длины сверхцикла 29, вход асинхронной установки в ноль (вход R2) которого соединен с вторым входом установки в исходное состояние (вход RES2) ГО 5, а тактовый вход Т - с выходом элемента ИЛИ42, адресные 0-N выходы счетчика длины сверхцикла 29 соединены с вторыми адресными 0-N выходами ГО 5, выход инвертора 31 соединен с вторым входом элемента И35, выход которого соединен с вторым входом элемента ИЛИ41, первый вход которого соединен с выходом элемента И34, а выход - с тактовым входом (вход Т) счетчика длины цикла 28, вход асинхронной установки в ноль (вход R1) которого соединен с первым входом установки в исходное состояние (вход RES1) ГO 5, вход синхронной установки в ноль (вход R2) - с выходом элемента И36, а вход установки в максимальное состояние (вход R3) - с третьим входом установки в исходное состояние (вход RES3) ГО 5, адресные 0-N выходы счетчика длины цикла 28 соединены с первыми 0-N адресными выходами ГО 5, выход элемента И38 соединен с первым входом элемента ИЛИ42, второй вход которого соединен с выходом элемента И39, второй вход которого соединен с выходом инвертора 33.

Устройство для цикловой синхронизации работает следующим образом. Устройство для ЦС имеет два режима работы. Первый - режим настройки и диагностики, второй - режим работы. В первом режиме на входы устройства для ЦС и далее на входы УН 6 с контроллера, работающего совместно с персональной электронно-вычислительной машиной (ПЭВМ) поступают следующие сигналы: выбора режима (вход РЕЖ), равный "Лог.0", нового адреса (вход НА), установки в ноль (вход RES), записи (вход WE), чтения (вход ОЕ), выбора настройки ОЗУ или регистра запоминания (вход ОЗУ/RG), номера настраиваемого ОЗУ (вход ОЗУ), информационные (входы/выходы 0-N). Сигнал выбора режима также поступает на вход РЕЖ ГО 5, на второй вход пятого элемента И21 и на третий вход шестого элемента И22.

При настройке ОЗУ на вход ОЗУ/RG УН 6 поступает сигнал "Лог.1".

Применяемые в устройстве для ЦС ОЗУ имеют 0-N адресные входы, вход выбора (вход СЕ), вход записи (вход WE), вход чтения (вход ОЕ) и информационные входы/выходы. Разрешение работы ОЗУ осуществляется при наличии сигнала "Лог. 0" на его СЕ входе. Запись информации, поступившей на информационные входы/выходы ОЗУ, осуществляется при наличии на WE входе сигнала "Лог.0", а на ОЕ входе - сигнала "Лог. 1". Чтение информации, запомненной в ОЗУ, осуществляется при наличии на ОЕ входе сигнала "Лог.0", а на WE входе - сигнала "Лог.1".

В первом ОЗУ 1 запоминается позиция конца цикла (вход/выход КЦ).

Во втором ОЗУ 7 запоминаются следующие параметры цифровой передачи: - конец сверхцикла (вход/выход КСЦ); - конец синхрокомбинации (вход/выход КСК). Конец синхрокомбинации - номер цикла в сверхцикле, где передается синхрокомбинация.

Перед настройкой первого ОЗУ 1 и перед настройкой второго ОЗУ 7 на вход RES УН 6 поступает сигнал установки в ноль. При этом сигналом установки в ноль, поступившим с выхода УН 6 (выход RES) на вход установки в ноль (вход RES1) ГО 5, счетчик конца цикла 28 и счетчик конца сверхцикла 29 ГО 5 устанавливаются в нулевое состояние.

На время настройки первого ОЗУ 1 на вход выбора настраиваемого ОЗУ (вход ОЗУ) УН 6 подается сигнал "Лог.0". При этом сигналом "Лог.0", поступающим с СЕ1 выхода УН 6 на вход выбора СЕ1 первого ОЗУ 1, разрешается работа последнего, а сигналом "Лог.1", поступающим с СЕ2 выхода УН 6 на СЕ2 вход выбора второго ОЗУ 7, запрещается его работа. На информационные 0-N входы/выходы устройства для ЦС и далее на соответствующие входы/выходы УН 6 поступают информационные сигналы настройки. При этом сигнал конца цикла с входа/выхода КЦ УН 6 поступает на соответствующий вход/выход первого ОЗУ 1.

Далее по сигналу записи, поступившему на WE вход УН 6 и далее с WE выхода УН 6 на WE вход первого ОЗУ 1, в последнем по адресу, соответствующему нулевому состоянию счетчика длины цикла 28 ГО 5, запоминается информация, поступившая на вход/выход первого ОЗУ 1. После чего на информационные 0-N входы/выходы УН 6 поступают новые данные настройки, а на вход НА УН 6 - сигнал нового адреса, который является тактом настройки. При этом тактом настройки, поступившим с выхода УН 6 (выход ТН) на соответствующий вход ГО 5, счетчик длины цикла 28 последнего увеличивает свое состояние на единицу.

Далее, как было описано выше, в первом ОЗУ 1 запоминается информация по адресу, соответствующему состоянию счетчика длины цикла 28 ГО 5.

После настройки первого ОЗУ 1 производится настройка на заданные параметры второго ОЗУ 7. При этом на все время настройки второго ОЗУ 7 на вход номера настраиваемого ОЗУ (вход ОЗУ) УН 6 подается сигнал "Лог.1". При этом сигналом "Лог. 0", поступающим с СЕ2 выхода УН 6 на вход выбора СЕ2 второго ОЗУ 7 разрешается работа последнего, а сигналом "Лог.1", поступающим с СЕ1 выхода УН 6 на СЕ1 вход выбора первого ОЗУ 1, запрещается его работа. Адресные 0-N входы второго ОЗУ 7 соединены со вторыми адресными 0-N выходами ГО 5. Вторые адресные 0-N выходы ГО 5 соединены с адресными выходами счетчика длины сверхцикла 29. Как было описано выше, перед настройкой второго ОЗУ 7 счетчик длины сверхцикла 29 ГО 5 устанавливается в нулевое состояние. При настройке тактовыми сигналами для счетчика сверхцикла 29 ГО 5 являются сигналы, поступающие с выхода ТН УН 6 на соответствующий вход ГО 5. Процедура настройки второго ОЗУ 7 та же, что и первого ОЗУ 1. Во втором ОЗУ 7 запоминаются сигналы конца сверхцикла и конца синхрокомбинации, поступающие соответственно с входа/выхода КСЦ и входа/выхода КСК УН 6 на соответствующие входы/выходы второго ОЗУ 7.

На все время настройки первого и второго ОЗУ на вход чтения УН 6 (вход ОЕ) поступает сигнал "Лог.1". При этом сигнал "Лог.1" с выхода чтения УН 6 (выход ОЕ) поступает на входы ОЕ первого 1 и второго ОЗУ 7.

Для определения правильности настройки ОЗУ на WE вход записи УН 6 и далее на соответствующий вход первого 1 и второго ОЗУ 7 постоянно поступает сигнал "Лог. 1". Затем, как было описано выше, выбирается номер настраиваемого ОЗУ, сигналом установки в ноль счетчики конца цикла 28 и конца сверхцикла 29 ГО 5 устанавливаются в нулевое состояние, сигналом "Лог.0", поступившим на вход чтения ОЕ УН 6 и далее с соответствующего выхода УН 6 на входы ОЕ чтения ОЗУ, информация, записанная в ОЗУ, с его входов/выходов поступает на соответствующие входы/выходы УН 6 и далее с информационных 0-N входов/выходов УН 6 через 0-N входы/выходы устройства для ЦС - в ПЭВМ. Затем поступает сигнал нового адреса, по которому счетчики конца цикла 28 и конца сверхцикла 29 ГО 5 устанавливаются в следующее состояние, и информация вновь считывается из ОЗУ и поступает в ПЭВМ, как было описано выше.

В ПЭВМ информация, считанная из ОЗУ, сравнивается с исходной и результат сравнения отображается на дисплее.

После настройки ОЗУ осуществляется настройка регистров запоминания, расположенных в УН 6. При этом на все время настройки регистров запоминания на вход ОЗУ/RG поступает сигнал "Лог.0". Порядок поступления сигналов, процедура настройки и определения правильности настройки регистров запоминания УН 6 те же, что и при настройке ОЗУ.

При поступлении на вход УН 6 сигнала установки в ноль RES выбирается первый регистр запоминания УН 6. Смена настраиваемого регистра запоминания осуществляется по сигналу нового адреса НА, поступающему на соответствующий вход УН 6.

В регистрах запоминания хранятся следующие параметры: - позиции синхрокомбинации в служебной группе, задаваемые сигналами, поступающими с первых 0-N задающих выходов УН 6 на первые 0-N задающие входы ДС 3, причем если позиция относится к позиции синхрокомбинации, то она задается сигналом "Лог.1";
- значения позиций синхрокомбинации, задаваемые сигналами, поступающими со вторых 0-N задающих выходов УН 6 на вторые задающие 0-N входы ДС 3;
- позиции сигналов управления длиной сверхцикла в служебной группе, задаваемые сигналами, поступающими с третьих 0-N задающих выходов УН 6 на первые 0-N задающие входы ДУ 8;
- значения позиций управления длиной сверхцикла, задаваемые сигналами, поступающими с четвертых 0-N задающих выходов УН 6 на вторые 0-N задающие входы ДУ 8;
- критерии входа в синхронизм, задаваемые сигналами, поступающими с пятых 0-N задающих выходов УН 6 на первые 0-N задающие входы ФУ 4;
- критерии выхода из синхронизма, задаваемые сигналами, поступающими с шестых 0-N задающих выходов УН 6 на вторые 0-N задающие входы ФУ 4;
- значение коэффициента деления, задаваемого сигналами, поступающими с седьмых 0-N задающих выходов УН 6 на 0-N задающие входы делителя 10.

После осуществления настройки устройство для ЦС переводится в режим работы. Перевод в режим работы осуществляется при поступлении сигнала "Лог. 1" с контроллера ПЭВМ на вход РЕЖ устройства для ЦС.

При этом осуществляется следующее:
- первое 1 и второе ОЗУ 7 устанавливаются в режим чтения, т.к. с соответствующих выходов УН 6 на входы выбора СЕ1 и СЕ2, на входы чтения ОЕ ОЗУ подается сигнал "Лог.0", а на входы записи WE - сигнал "Лог.4";
- входы/выходы КЦ, КСЦ, КСК УН 6 устанавливаются в третье состояние;
- запрещается формирование сигналов на выходах ТН и RES УН 6;
- разрешается работа пятого элемента И21 и шестого элемента И22.

При работе информационные и тактовые сигналы, соответственно с входов И и Т устройства для ЦС поступают на соответствующие входы PC 2. Сигналы с 0-N выходов PC 2 поступают на соответствующие 0-N информационные входы ДС 3 и 0-N информационные входы ДУ 8.

При дешифрации синхрокомбинации на выходе отклика ДС 3 появляется сигнал "Лог.1". Каждое появление положительного отклика на выходе ДУ 8 указывает на изменение длины сверхцикла на один цикл. Сигнал отклика с выхода ДС 3 (выход СК) поступает на соответствующий вход ФУ 4, через второй инвертор 12 на четвертый вход первого элемента И17, на четвертый вход второго элемента И18 и на второй вход третьего элемента И19. До появления на выходе ДС 3 первого сигнала положительного отклика ФУ 4 находится в нулевом состоянии. При этом сигнал "Лог. 1" на выходе нулевого состояния (выход DC "0") осуществляет следующее:
- через третий инвертор 13 запрещает по пятому входу работу первого элемента И17, тем самым запрещается формирование на его выходе тактового сигнала, поступающего через первый элемент ИЛИ24 на тактовый вход (вход Т) ФУ 4, и тем самым запрещается переход ФУ 4 из нулевого состояния в максимальное;
- открывает по третьему входу третий элемент И19, тем самым разрешая формирование на его выходе тактового сигнала, поступающего через первый элемент ИЛИ24 на тактовый вход ФУ 4;
- поступая через третий элемент ИЛИ26, далее через открытый по второму входу пятый элемент И21 и далее через четвертый элемент ИЛИ27 на второй вход установки в исходное состояние (вход RES2) ГО 5, удерживает счетчик сверхцикла 29 последнего в нулевом состоянии;
- поступая через открытый по второму и третьему входам шестой элемент И22 на третий вход установки в исходное состояние (вход RES3) ГО 5, удерживает счетчик цикла 28 последнего в максимальном состоянии по каждому тактовому сигналу, поступающему с тактового входа устройства для ЦС на тактовый вход (вход Т) ГО 5.

Сигналы с адресных выходов счетчика длины цикла 28 через первые 0-N адресные выходы ГО 5 поступают на соответствующие адресные входы первого ОЗУ 1.

Сигналы с адресных выходов счетчика длины сверхцикла 29 через вторые 0-N адресные выходы ГО 5 поступают на соответствующие адресные входы второго ОЗУ 7.

Первый сигнал положительного отклика на выходе ДС 3 устанавливает ФУ 4 в режим положительного счета и разрешает по второму входу работу третьего элемента И19. Теперь сигнал с тактового входа устройства для ЦС, поступая через первый инвертор 11, третий элемент И19 и первый элемент ИЛИ24 на тактовый вход ФУ 4, увеличивает его состояние на единицу. После чего на выходе DC "0" ФУ 4 появляется сигнал "Лог.0", который разрешает работу первого элемента И17, запрещает работу третьего элемента И19, пятого элемента И21 и шестого элемента И22. При этом сигналом "Лог.0", поступающим с выхода пятого элемента И21 через четвертый элемент ИЛИ27 на вход RES2 ГО 5, счетчик длины сверхцикла 29 последнего переводится в режим счета, а сигналом "Лог.0", поступающим с выхода шестого элемента И22 на вход RES3 ГО 5, в режим счета переводится счетчик длины конца цикла 28 ГО 5.

При поступлении сигнала конца цикла с выхода КЦ первого ОЗУ 1 на соответствующий вход ГО 5 счетчик длины цикла 28 последнего по следующему тактовому сигналу, поступающему с тактового входа устройства для ЦС на соответствующий вход ГО 5, устанавливается в нулевое состояние. Счетчик длины сверхцикла 29 устанавливается в нулевое состояние после поступления сигнала конца сверхцикла с выхода КСЦ второго ОЗУ 7 на соответствующий вход ГО 5. Тактовый сигнал счетчика длины сверхцикла 29 формируется при поступлении сигнала конца цикла на вход ГО 5. При поступлении положительного сигнала отклика с выхода ДУ 8 на соответствующий вход ГО 5 и далее на вход его удалителя сигнала 30 последний запрещает прохождение очередного сигнала конца цикла на тактовый вход счетчика длины сверхцикла 29 ГО 5. Таким образом, каждое появление положительного отклика на выходе ДУ 8 приводит к увеличению длины сверхцикла на один цикл. После появления первого сигнала отклика на выходе ДС 3 формирование тактовых сигналов, поступающих на тактовый вход ФУ 4, осуществляется с помощью первого и второго элементов И17, И18. На выходе первого элемента И17 формируется тактовый сигнал при отрицательном сигнале отклика на выходе ДС 3, а на выходе второго элемента И18 - при положительном сигнале отклика. Формирование тактовых сигналов на выходах первого и второго элементов И17, И18 осуществляется при совпадении по времени сигнала конца цикла, поступающего с выхода КЦ первого ОЗУ 1 на вторые входы элементов И17, И18, и сигнала конца синхрокомбинации, поступающего с выхода КСК второго ОЗУ 7 на третьи входы элементов И17, И18. В этом случае сигнал с тактового входа устройства для ЦС через инвертор 11, через первый или второй элемент И17, И18 и через первый элемент ИЛИ24, поступая на тактовый вход ФУ 4, увеличивает или уменьшает его состояние на единицу. Увеличение состояния на единицу осуществляется при сигнале положительного отклика на входе ФУ 4, а уменьшение состояния на единицу - при сигнале отрицательного отклика на его входе.

Когда разность количества сигналов положительного и отрицательного отклика на выходе ДС 3 достигает значения критерия входа в синхронизм, заданного сигналами, поступающими с пятых 0-N задающих выходов УН 6 на первые 0-N задающие входы ФУ 4, последнее устанавливается в максимальное состояние и устройство для ЦС переходит в режим удержания синхронизма, о чем свидетельствует сигнал "Лог.1" на выходе наличия синхронизации (выход Ф) ФУ 4. При нахождении ФУ 4 в максимальном состоянии сигналом максимального состояния ФУ 4, поступающим с выхода DC "1" ФУ 4 через четвертый инвертор 14 на пятый вход второго элемента И18, запрещается работа последнего. Тем самым запрещается переход ФУ 4 из максимального состояния в минимальное.

В результате воздействия помех могут возникнуть следующие ситуации:
- появление вставок и выпадений, т.е. появление ложных тактовых сигналов или их пропадание. В этом случае устройство для ЦС выходит из синхронизма и вновь начинается его поиск. Однако, такой вид искажений при современном уровне демодулирующей аппаратуры встречается крайне редко.

- искажение синхрокомбинации;
- искажение информации на позициях управления длиной сверхцикла.

В зависимости от помехозащищенности линии связи выбираются критерии входа и выхода из синхронизма, что позволяет уменьшить вероятность выхода из синхронизма устройства для ЦС при искажении синхрокомбинации.

Искажение информации на позициях управления длиной сверхцикла может привести к ложному изменению длины сверхцикла или к сохранению прежней длины при необходимости ее изменения.

В перечисленных выше ситуациях при воздействии помех устройство для ЦС работает следующим образом. Когда разность количества сигналов отрицательного и положительного откликов на выходе ДС 3 достигает значения критерия выхода из синхронизма, заданного сигналами, поступающими с шестых 0-N задающих выходов УН 6 на вторые 0-N задающие входы ФУ 4, на выходе KB последнего появляется сигнал "Лог. 1", который, поступая на ЕС вход триггера 9, разрешает его работу. Сигнал наличия синхронизма с выхода Ф ФУ разрешает по первому входу работу четвертого элемента И20. Теперь при отрицательном сигнале отклика на выходе ДС 3 тактовый сигнал с выхода первого элемента И17 поступает через открытый четвертый элемент И20 и пятый инвертор 15 на тактовый вход триггера 9. Триггер 9 устанавливается в единичное состояние, своим выходным сигналом, поступающим на ЕС вход делителя 10, разрешая его работу. Сигнал с выхода триггера 9 через третий элемент ИЛИ26, через пятый элемент И21 и четвертый элемент ИЛИ27 поступает на вход RES2 ГО 5, удерживая счетчик длины сверхцикла 29 последнего в нулевом состоянии. Тактовыми сигналами делителя 10 являются сигналы конца цикла, поступающие с выхода КЦ первого ОЗУ 1 на вход К делителя 10. Коэффициент деления делителя 10 задается сигналами, поступающими с седьмых 0-N выходов УН 6 на соответствующие входы делителя 10. Коэффициент деления делителя 10 выбирается в зависимости от длины сверхцикла передачи и помехозащищенности линии связи. Если во время работы делителя 10 не сформируется ни одного сигнала положительного отклика на выходе ДС 3, то выходной сигнал делителя 10 разрешает по первому входу работу седьмого элемента И23. После чего, при поступлении тактового сигнала с выхода первого инвертора 11 на второй вход седьмого элемента И23, сигналом с выхода последнего, поступившим на вход установки в ноль ФУ 4 и через второй элемент ИЛИ25 на вход установки в ноль делителя 10 и на вход установки в ноль триггера 9, ФУ 4, делитель 10 и триггер 9 устанавливаются в нулевое состояние. Устройство для ЦС при этом вновь переходит в режим поиска синхронизма, как было описано выше.

Если до окончания работы делителя 10 сформируется сигнал положительного отклика на выходе ДС 3, то сигналом, сформированным на выходе второго элемента И18, поступившим через второй элемент ИЛИ25 на входы установки в ноль триггера 9 и делителя 10, последние устанавливаются в нулевое состояние. Также сигналом, поступившим с выхода второго элемента И18 через первый элемент ИЛИ24 на тактовый вход ФУ 4, последнее устанавливается в максимальное состояние, т.к. на вход М ФУ 4 с триггера 9 поступал сигнал "Лог.1". Устройство для ЦС, в ступал сигнал "Лог.1". Устройство для ЦС, в этом случае, продолжит удержание синхронизма.

Генераторное оборудование работает следующим образом. В режиме настройки устройства для ЦС на вход РЕЖ генераторного оборудования 5 (ГО) на все время настройки поступает сигнал "Лог.0", запрещая работу элементов И34, И36, И38, И40 и через инверторы 31, 33 разрешая работу элементов И35, И39. При этом разрешается прохождение сигналов с входа тактов настройки ТН ГО 5 на тактовые входы счетчика длины цикла 28 и счетчика длины сверхцикла 29 и запрещается прохождение:
- тактовых сигналов с тактового входа Т ГО 5 на тактовый вход Т счетчика длины цикла 28;
- сигналов с входа конца цикла (вход КЦ) ГО 5 на вход установки в ноль (вход R2) счетчика длины цикла 28;
- сигналов конца цикла (выход КЦ) с выхода удалителя сигналов 30 на тактовый вход счетчика длины сверхцикла 29;
- сигналов с входа конца сверхцикла (вход КСЦ) ГО 5 на вход синхронной установки в ноль (вход R1) счетчика длины сверхцикла 29.

После чего по сигналу с входа асинхронной установки в ноль RES1 ГО 5 счетчик длины цикла 28 устанавливается в нулевое состояние, а по сигналу с входа асинхронной установки в ноль RES2 ГО 5 в нулевое состояние устанавливается счетчик длины сверхцикла 29. Затем такты настройки с входа ТН ГО 5 поступают на тактовые входы счетчика длины цикла 28 и счетчика длины сверхцикла 29, изменяя их адреса.

В режиме работы на входе РЕЖ ГО 5 сигнал "Лог.0" меняется на сигнал "Лог. 1", тем самым разрешая работу элементов И34, И36, И38, И40, и, через инверторы 31, 33, запрещая работу элементов И35, И39. При этом запрещается прохождение сигналов с входа тактов настройки ТН ГО 5 на тактовые входы счетчика длины цикла 28 и счетчика длины сверхцикла 29 и разрешается прохождение:
- тактовых сигналов с тактового входа Т ГО 5 на тактовый вход Т счетчика длины цикла 28;
- сигналов с входа КЦ ГО 5 на вход R2 счетчика длины цикла 28;
- сигналов с выхода удалителя сигналов 30 на тактовый вход счетчика длины сверхцикла 29;
- сигналов с входа КСЦ ГО 5 на вход синхронной установки в ноль R1 счетчика длины сверхцикла 29.

При работе, пока ФУ 4 находится в нулевом состоянии, на вход установки в максимальное состояние (вход R3) счетчика длины цикла 28 ГО 5 и на вход асинхронной установки в ноль (вход R2) счетчика длины сверхцикла 29 поступают сигналы "Лог.1". При этом счетчик длины цикла 28 удерживается в максимальном состоянии, а счетчик длины сверхцикла 29 удерживается в нулевом состоянии. В процессе поиска синхронизма при переходе ФУ 4 из нулевого в любое другое состояние на входы R1, R3 счетчика длины цикла 28 ГО 5 и на вход R2 счетчика длины сверхцикла 29 ГО 5 поступают сигналы "Лог.0", разрешающие их работу. При достижении счетчиком длины цикла 28 положения, соответствующего длине заданной длине цикла, по сигналу, поступившему с входа КЦ ГО 5 через открытый элемент И36 на вход R2 счетчика длины цикла 28, последний следующим тактовым импульсом, поступившим на его вход Т, устанавливается в нулевое состояние. В процессе работы тактовыми сигналами счетчика длины сверхцикла 29 являются сигналы конца цикла, поступающие с выхода КЦ удалителя сигналов 30 через элемент И38 и элемент ИЛИ42 на вход Т счетчика длины сверхцикла 29. При достижении счетчиком длины сверхцикла 29 положения, соответствующего заданной длине сверхцикла, по сигналу, поступившему с входа КСЦ ГО 5 через открытый элемент И40 на вход R1 счетчика длины сверхцикла 29, последний следующим тактовым сигналом устанавливается в нулевое состояние. Удалитель сигналов 30 осуществляет запрет прохождения сигнала конца цикла с его входа КЦ на соответствующий его выход при наличии сигнала управления и сигнала конца цикла, поступающих соответственно с входов У и КЦ ГО 5 через элемент И37 на вход У удалителя сигналов 30.

Для технической реализации устройства для цикловой синхронизации использованы статические оперативные запоминающие устройства (ОЗУ) импортного производства типа KM68257CJ-15 - фирмы SEC и программируемая пользователем логическая интегральная схема (ППЛИС) ХС3195А - фирмы XILINX.

Предлагаемое изобретение позволяет осуществить синхронизацию класса передач информации с асинхронным объединением цифровых потоков с изменяющейся длиной сверхцикла.

Источники информации
1. Патент РФ 2019046, кл. H 04 L 7/08, 30.08.1994.

2. Патент РФ 2136111, кл. H 04 L 7/08, 27.08.1999.

3. Левин Л. С., Плоткин М.А. Цифровые системы передачи информации. М.: Радио и связь, 1982, с. 102, 103, рис. 4.4.

4. Заявка RU 2000105720, кл. H 04 L 7/08, опубл. 27.01.2002.

Формула изобретения

Устройство для цикловой синхронизации, содержащее первое оперативное запоминающее устройство (ОЗУ), регистр сдвига (РС), дешифратор синхрокомбинации (ДС), фазирующее устройство (ФУ), генераторное оборудование (ГО), устройство настройки (УН), причем тактовый вход устройства для цикловой синхронизации (ЦС) соединен с соответствующими входами РС и ГО, информационный вход устройства для ЦС соединен с соответствующим входом РС, 0-N выходы которого соединены с информационными 0-N входами ДС, выход отклика которого соединен с соответствующим входом ФУ, первые 0-N и вторые 0-N задающие входы которого соединены соответственно с пятыми 0-N и шестыми 0-N задающими выходами УН, выход наличия синхронизации ФУ является соответствующим выходом устройства для ЦС, первые 0-N адресные выходы ГО соединены с соответствующими адресными входами первого ОЗУ и являются первыми адресными выходами устройства для ЦС, вторые 0-N адресные выходы ГО являются вторыми 0-N адресными выходами устройства для ЦС, вход/выход конца цикла первого ОЗУ соединен с соответствующим входом/выходом УН, с соответствующим входом ГО и является выходом конца цикла устройства для ЦС, входы записи, чтения и выбора первого ОЗУ соединены с соответствующими выходами УН, входы выбора режима, нового адреса, установки в ноль, записи, чтения, выбора настройки ОЗУ или регистра запоминания, выбора номера настраиваемого ОЗУ и информационные 0-N входы/выходы которого являются соответствующими входами устройства для ЦС, вход выбора режима УН соединен также с соответствующим входом ГО, вход тактов настройки и первый вход установки в исходное состояние которого соединены с соответствующими выходами УН, отличающееся тем, что введены второе ОЗУ, дешифратор управления (ДУ), триггер, делитель, с первого по шестой инверторы, с первого по седьмой элементы И и с первого по четвертый элементы ИЛИ, причем входы чтения, записи и выбора второго ОЗУ соединены с соответствующими выходами УН, 0-N адресные входы второго ОЗУ соединены со вторыми адресными выходами ГО, вход/выход конца сверхцикла второго ОЗУ соединен с соответствующим входом/выходом УН и соответствующим входом ГО, вход/выход конца синхрокомбинации второго ОЗУ соединен с соответствующим входом/выходом УН и третьими входами первого и второго элементов И, выходы которых соединены соответственно с первым и вторым входами первого элемента ИЛИ, третий вход которого соединен с выходом третьего элемента И, а выход - с тактовым входом ФУ, выход нулевого состояния которого соединен с входом третьего инвертора, с третьим входом третьего элемента И, с первым входом шестого элемента И и вторым входом третьего элемента ИЛИ, выход которого соединен с первым входом пятого элемента И, второй вход которого и третий вход шестого элемента И соединены с входом выбора режима устройства для ЦС, выход максимального состояния ФУ соединен с входом четвертого инвертора, выход которого соединен с пятым входом второго элемента И, выход критерия выхода из синхронизма ФУ соединен с разрешающим входом триггера, выход которого соединен с разрешающим входом делителя, входом шестого инвертора, первым входом третьего элемента ИЛИ и М входом ФУ, выход наличия синхронизации ФУ соединен с первым входом четвертого элемента И, второй вход которого соединен с выходом первого элемента И, а его выход - с входом пятого инвертора, выход которого соединен с тактовым входом триггера, информационный вход триггера соединен с шиной питания, а вход установки в ноль- с выходом второго элемента ИЛИ, первый вход которого соединен с выходом второго элемента И, а второй вход и вход установки в ноль ФУ - с выходом седьмого элемента И, первый вход которого соединен с выходом делителя, а второй вход, а также первые входы первого, второго и третьего элементов И соединены с выходом первого инвертора, вход которого соединен с тактовым входом устройства для ЦС, вход установки в ноль делителя соединен с выходом второго элемента ИЛИ, первые 0-N и вторые 0-N задающие выходы УН соединены соответственно с первыми 0-N и вторыми 0-N задающими входами ДС, выход отклика которого соединен с четвертым входом второго элемента И, с вторым входом третьего элемента И и с входом второго инвертора, выход которого соединен с четвертым входом первого элемента И, третьи 0-N и четвертые 0-N задающие выходы УН соединены соответственно с первыми 0-N и вторыми 0-N задающими входами ДУ, выход отклика которого соединен с соответствующим входом ГО, седьмые 0-N задающие выходы УН соединены соответственно с 0-N задающими входами делителя, тактовый вход которого, а также вторые входы первого и второго элементов И соединены с выходом конца цикла первого ОЗУ, выход пятого элемента И соединен с первым входом четвертого элемента ИЛИ, второй вход которого соединен с выходом установки в исходное состояние УН, а выход - с вторым входом установки в исходное состояние ГО, третий вход установки в исходное состояние которого соединен с выходом шестого элемента И, второй вход которого соединен с выходом шестого инвертора, выход третьего инвертора соединен с пятым входом первого элемента И, 0-N выходы РС соединены с соответствующими информационными входами ДУ.

РИСУНКИ

Рисунок 1, Рисунок 2, Рисунок 3