Устройство для синхронизации по циклам

 

Изобретение относится к электросвязи и может быть использовано в приемных устройствах синхронизации по циклам систем передачи дискретных сообщений. Технический результат заключается в повышении помехоустойчивости и быстродействии устройства для синхронизации по циклам. Устройство содержит опознаватель синхросигнала, элемент запрета, первый элемент И, сумматор, блок регистров сдвига, формирователь цикловых импульсов, элемент ИЛИ, счетчик циклов, счетчик искаженных синхросигналов, блок выбора дополнительного числа неискаженных синхросимволов, блок выбора порога, блок выбора коэффициента счета, счетчик по выходу из синхронизма, а также решающий узел, содержащий первый блок сравнения, блок памяти, блок вычитания, второй блок сравнения, счетчик сравнения, второй элемент И. Технический результат достигается благодаря адаптации опознавателя синхросигнала и счетчика по выходу из синхронизма к изменению вероятности ошибочного приема синхросигнала. 6 ил.

Изобретение относится к электросвязи и может быть использовано в приемных устройствах синхронизации по циклам систем передачи дискретных сообщений.

Известно устройство для синхронизации по циклам по а.с. СССР № 436393 класса G 11 С 19/00, опубл. 15.07.74, Бюл. №46, содержащее, как и предлагаемое устройство, опознаватель синхросигнала, сумматор, блок регистров сдвига, решающий узел, причем выход опознавателя синхросигнала подключен к первому входу сумматора, выход которого соединен с сигнальным входом блока регистров сдвига, основной выход которого подключен ко второму входу сумматора. Кроме того, в известном устройстве основной выход блока регистров сдвига соединен также и с сигнальным входом решающего узла. При этом сумматор выполнен в виде n-разрядного реверсивного счетчика, который выполняет функцию счета откликов опознавателя синхросигнала на каждой из импульсных позиций циклов интервала наблюдения, а n регистров сдвига блока регистров сдвига осуществляют запоминание результатов счета в течение длительности цикла. В тактовых интервалах, задаваемых тактовыми импульсами с генератора тактовых импульсов, осуществляется списывание значений разрядов n-разрядного счетчика в первые ячейки соответствующих регистров сдвига и запись в этот же счетчик значений последних ячеек регистров сдвига. Если в тактовом интервале имеет место отклик опознавателя синхросигнала, то в n-разрядный счетчик добавляется единица, и таким образом значение двоичного числа, соответствующего числу откликов, накопленных ранее на данной позиции цикла, увеличивается на единицу. Если же на позиции цикла нет отклика опознавателя, то число, записанное в параллельном двоичном коде в n-разрядный счетчик с последних ячеек регистров, уменьшается на единицу. По истечении цикла в ячейках регистров в параллельном двоичном коде оказываются записанным результаты счета откликов опознавателя на всех N импульсных позициях. На основе анализа этих результатов решающий узел определяет номер позиции, которой соответствует наибольшее двоичное число откликов опознавателя синхросигнала, и таким образом принимает решение о положении синхронизма. Выход решающего узла является выходом устройства. Недостатком известного устройства является низкая помехоустойчивость, определяемая высокой вероятностью ложного срабатывания (обнаружения ложного синхронизма) при искажении синхросигнала помехами. При искажении хотя бы одного синхроимпульса на выходе опознавателя синхросигнала отсутствует отклик. При этом значение двоичного числа, соответствующего числу откликов, накопленных ранее на данной позиции цикла, уменьшается на единицу, т.е. наблюдается потеря накопленной синхроинформации. При этом на других позициях цикла может осуществляться накопление откликов опознавателя синхросигнала на ложные синхрогруппы, что увеличивает вероятность обнаружения ложного синхронизма. Кроме того, при коррекции в опознавателе синхросигнала искаженных синхро-символов резко увеличивается вероятность обнаружения опознавателем ложных синхрогрупп (см. Колтунов М.Н., Коновалов Г.В., Лангуров З.И. Синхронизация по циклам в цифровых системах связи. - М.: Связь, 1980. - С.134), что также увеличивает вероятность обнаружения ложного синхронизма.

Известно устройство для синхронизации по циклам по а.с. СССР № 1085006 класса Н 04 L 7/08, опубл. 07.04.84, Бюл. №13, содержащее, как и предлагаемое устройство, опознаватель синхросигнала, регистр сдвига, первый и второй элемент И, а также формирователь цикловых импульсов, тактовый вход которого объединен с тактовым входом регистра сдвига и тактовым входом опознавателя синхросигнала и является тактовым входом устройства, а информационный вход устройства подключен к сигнальному входу опознавателя синхросигнала, выход которого подключен ко второму входу первого элемента И, к первому входу которого подключен выход формирователя цикловых импульсов, являющийся выходом устройства, а к входу сброса формирователя цикловых импульсов подключен выход второго элемента И. Кроме того, известное устройство содержит элемент ИЛИ, третий элемент И, дешифратор заданного состояния, триггер и дополнительный регистр сдвига. При этом выход опознавателя синхросигнала также объединен с первым входом элемента ИЛИ, выход которого соединен с сигнальным входом регистра сдвига, основной выход которого соединен с первым входом третьего элемента И, выход которого соединен со вторым входом элемента ИЛИ, а второй вход третьего элемента И соединен с выходом триггера. Кроме того, выход формирователя цикловых импульсов также совместно подключен к тактовому входу дополнительного регистра сдвига и второму входу триггера, а выход первого элемента И соединен с сигнальным входом дополнительного регистра сдвига, выходы которого подключены ко второй группе входов второго элемента И. Дополнительный выход регистра сдвига подключен к входу дешифратора заданного состояния, выход которого совместно подключен к первому входу триггера и первому входу второго элемента И. Однако недостатком известного устройства является низкая помехоустойчивость, вызванная фиксированностью коэффициента накопления накопителя по выходу из состояния синхронизма (фиксированностью количества выходов дополнительного регистра сдвига), что при невысокой вероятности ошибочного приема синхросигнала приводит к увеличению времени восстановления циклового синхронизма при его истинном сбое, а при высокой вероятности ошибочного приема синхросигнала приводит к увеличению вероятности обнаружения ложного синхронизма. Кроме того, при коррекции в опознавателе синхросигнала искаженных синхросимволов резко увеличивается вероятность обнаружения опознавателем ложных синхрогрупп, что также увеличивает вероятность обнаружения ложного синхронизма.

Наиболее близким к предлагаемому является устройство для синхронизации по циклам по а. с. СССР № 1172052 класса Н 04 L 7/08, опубл. 07.08.85, Бюл. №29, прототип, содержащий, как и предлагаемое устройство, опознаватель синхросигнала, элемент запрета, сумматор, блок регистров сдвига, решающий узел, формирователь цикловых импульсов, счетчик циклов, счетчик искаженных синхросигналов, блок выбора порога. Причем выход опознавателя синхросигнала совместно соединен со вторым входом элемента запрета и первым входом сумматора, выход которого соединен с сигнальным входом блока регистров сдвига. Основной выход блока регистров сдвига подключен ко второму входу сумматора, а дополнительный выход блока регистров сдвига - к сигнальному входу решающего узла, состоящего из первого блока сравнения, блока памяти, блока вычитания, второго блока сравнения и счетчика сравнения. При этом выход первого блока сравнения подключен к входу управления блока памяти, выход которого подключен ко второму входу первого блока сравнения и первому входу блока вычитания. Второй вход блока вычитания объединен с входом данных блока памяти, первым входом первого блока сравнения и является сигнальным входом решающего узла. Выход блока вычитания подключен ко второму входу второго блока сравнения. Выход второго блока сравнения подключен к входу сброса счетчика сравнения. При этом управляющим и тактовым входами решающего узла являются соответственно первый вход второго блока сравнения и тактовый вход счетчика сравнения. Выход решающего узла подключен к входам сброса блока памяти, блока регистров сдвига и формирователя цикловых импульсов. Выход формирователя цикловых импульсов совместно подключен к первому входу элемента запрета и входу счетчика циклов, выход которого подключен к входу управления счетчика искаженных синхросигналов. Выход элемента запрета подключен к счетному входу счетчика искаженных синхросигналов, выход которого подключен к адресному входу блока выбора порога. Тактовый вход блока регистров сдвига объединен с тактовыми входами опознавателя синхросигнала, решающего узла и формирователя цикловых импульсов, а управляющий вход решающего узла соединен с выходом блока выбора порога. При этом сигнальный вход, тактовый вход опознавателя синхросигнала и выход формирователя цикловых импульсов являются соответственно сигнальным входом, тактовым входом и выходом устройства. Недостатком прототипа является низкая помехоустойчивость и быстродействие, обусловленные тем, что в режиме поиска синхронизма, синхросигнал, принятый с ошибкой не выделяется опознавателем синхросигнала, что препятствует накоплению откликов опознавателя синхросигнала в блоке регистров сдвига и удлиняет процесс поиска синхросигнала. Кроме того, в режиме синхронизма при регулярном повторении на некоторой позиции цикла ложной синхрогруппы и случайном искажении истинной синхрогруппы, может произойти установка формирователя цикловых импульсов в ложную фазу, т.е. произойдет сбой циклового синхронизма, хотя истинные синхрогруппы будут приходить на заданной позиции цикла.

Особенностью передачи детерминированного циклового синхросигнала является периодичность его повторения на одних и тех же позициях цикла передачи группового сигнала. При этом опознаватель синхросигнала может распознавать в принимаемом групповом сигнале не только истинные синхрогруппы, но и ложные, случайно сформированные на информационных позициях цикла. При формировании на выходе опознавателя синхросигнала откликов в виде единиц (на опознанную синхрогруппу) и нулей (на неопознанную синхрогруппу) требуемая достоверность принятия решения решающим узлом достигается за счет накопления откликов в блоке регистров сдвига. Это приводит к низкой помехоустойчивости устройства для синхронизации по циклам, т.к. при приеме синхрогруппы с ошибками на выходе опознавателя синхросигнала формируется "нулевой" отклик и накопление синхроинформации в ячейках блока регистров сдвига не осуществляется. Кроме того, это удлиняет процесс поиска и, соответственно, увеличивает время обнаружения циклового синхросигнала. Распознание опознавателем синхросигнала кодовых групп на информационных позициях цикла приводит к накоплению откликов в ячейках блока регистров сдвига, соответствующих ложным синхрогруппам. В режиме синхронизма при регулярном повторении на некоторой позиции цикла ложной синхрогруппы и случайном искажении истинной синхрогруппы, может произойти установка формирователя цикловых импульсов в ложную фазу, т.е. произойдет сбой циклового синхронизма, хотя истинные синхрогруппы будут приходить на заданной позиции цикла. Указанные факторы предъявляют повышенные требования к помехоустойчивости и быстродействию устройства для синхронизации по циклам.

Устройство для синхронизации по циклам содержит опознаватель синхросигнала, элемент запрета, сумматор, блок регистров сдвига, решающий узел, формирователь цикловых импульсов, счетчик циклов, счетчик искаженных синхросигналов, блок выбора порога. Причем выход опознавателя синхросигнала совместно соединен со вторым входом элемента запрета и первым входом сумматора, выход которого соединен с сигнальным входом блока регистров сдвига. Основной выход блока регистров сдвига подключен ко второму входу сумматора, а дополнительный выход блока регистров сдвига - к сигнальному входу решающего узла. При этом решающий узел состоит из первого блока сравнения, блока памяти, блока вычитания, второго блока сравнения и счетчика сравнения. Выход первого блока сравнения подключен к входу управления блока памяти, выход которого подключен ко второму входу первого блока сравнения и первому входу блока вычитания. Второй вход блока вычитания объединен с входом данных блока памяти, первым входом первого блока сравнения и является сигнальным входом решающего узла. Выход блока вычитания подключен ко второму входу второго блока сравнения. Выход второго блока сравнения соединен с входом сброса счетчика сравнения. При этом управляющим и тактовым входами решающего узла являются соответственно первый вход второго блока сравнения и тактовый вход счетчика сравнения. Выход решающего узла подключен к входам сброса блока регистров сдвига и формирователя цикловых импульсов. Выход формирователя цикловых импульсов совместно подключен к первому входу элемента запрета и входу счетчика циклов, выход которого подключен к входу управления счетчика искаженных синхросигналов. Выход элемента запрета подключен к счетному входу счетчика искаженных синхросигналов, выход которого подключен к адресному входу блока выбора порога. Тактовый вход блока регистров сдвига объединен с тактовыми входами опознавателя синхросигнала, решающего узла и формирователя цикловых импульсов, а управляющий вход решающего узла соединен с выходом блока выбора порога. При этом сигнальный вход, тактовый вход опознавателя синхросигнала и выход формирователя цикловых импульсов являются соответственно сигнальным входом, тактовым входом и выходом устройства.

Технический результат при осуществлении изобретения - повышение помехоустойчивости и быстродействия устройства для синхронизации по циклам достигается введением блока выбора допустимого числа неискаженных синхро-символов, блока выбора коэффициента счета, счетчика по выходу из синхронизма, элемента ИЛИ, первого элемента И. Кроме того, в решающий узел вводится второй элемент И. При этом выход опознавателя синхросигнала подключен также ко второму входу первого элемента И, а первый вход первого элемента И подключен к выходу устройства. Выход первого элемента И подключен к первому входу элемента ИЛИ. Второй вход элемента ИЛИ подключен к выходу решающего узла. Выход элемента ИЛИ подключен к входу сброса счетчика по выходу из синхронизма, вход данных которого подключен к выходу блока выбора коэффициента счета, а счетный вход счетчика по выходу из синхронизма подключен к выходу элемента запрета. Выход счетчика по выходу из синхронизма подключен к первому входу второго элемента И, ко второму входу которого подключен выход счетчика сравнения. Выход второго элемента И подключен к входу сброса блока памяти. Выход второго элемента И является выходом решающего узла. Кроме того, адресные входы блока выбора допустимого числа неискаженных синхросимволов и блока выбора коэффициента счета совместно соединены с выходом счетчика искаженных синхросигналов. Выход блока выбора допустимого числа неискаженных синхросимволов соединен с входом управления опознавателя синхросигнала.

Благодаря применению в опознавателе синхросигнала коррекции искаженных синхросимволов увеличивается помехоустойчивость и быстродействие устройства для синхронизации по циклам, т.к. в результате этой операции при искажении определенного допустимого числа синхроимпульсов на выходе опознавателя синхросигнала формируется "единичный" отклик и синхроинформация не исключается из процесса накопления в блоке регистров сдвига. Кроме того, благодаря введению счетчика по выходу из синхронизма, элемента ИЛИ, а также первого и второго элемента И повышается помехоустойчивость устройства для синхронизации по циклам в режиме синхронизма, т.к. при регулярном повторении на некоторой позиции цикла ложной синхрогруппы и случайном искажении истинной синхрогруппы фаза формирователя цикловых импульсов не изменится. Изменение фазы формирователя цикловых импульсов (истинное или ложное) возможно только в случае искажения (или отсутствия) истинной синхрогруппы α раз подряд (где α коэффициент счета счетчика по выходу из синхронизма) и обнаружении решающим узлом синхросигнала (истинного или ложного). Кроме того, допустимое число k неискаженных синхросимволов в опознавателе синхросигнала и коэффициент α счета счетчика по выходу из синхронизма адаптивно изменяются в зависимости от вероятности ошибочного приема синхросигнала, что обеспечивает в каждом конкретном случае (при определенном значении вероятности ошибочного приема синхросигнала) минимальное время восстановления циклового синхронизма, при котором обеспечивается требуемая помехоустойчивость.

Проведенный заявителем анализ уровня техники, включающий поиск по патентным и научно-техническим источникам информации, и выявление источников, содержащих сведения об аналогах заявленного изобретения, позволили установить, что заявитель не обнаружил аналог, характеризующийся признаками, тождественными всем существенным признакам заявленного изобретения. Выбор из перечня выявленных аналогов прототипа, как наиболее близкого по совокупности существенных признаков аналога, позволил выявить совокупность существенных по отношению к усматриваемому заявителем техническому результату отличительных признаков в заявленном устройстве, изложенных в формуле изобретения. Следовательно, заявленное изобретение соответствует критерию "новизна".

Для проверки соответствия заявленного изобретения критерию "изобретательский уровень" заявитель провел дополнительный поиск известных решений, чтобы выявить признаки, совпадающие с отличительными от прототипа признаками заявленного устройства. Результаты поиска показали, что заявленное изобретение не вытекает для специалиста явным образом из известного уровня техники, определенного заявителем. Не выявлено влияние преобразований, предусматриваемых существенными признаками заявленного изобретения, на достижение технического результата. В частности, заявленным изобретением не предусматриваются следующие преобразования: дополнение известного средства какой-либо известной частью, присоединяемой к нему по известным правилам, для достижения технического результата, в отношении которого установлено влияние именно таких дополнений; замену какой-либо части известного средства другой известной частью для достижения технического результата, в отношении которого установлено влияние именно такой замены; исключение какой-либо части средства с одновременным исключением обусловленной ее наличием функции и достижением при этом обычного для такого исключения результата; увеличение однотипных элементов для усиления технического результата, обусловленного наличием в средстве именно таких элементов; выполнение известного средства или его части из известного материала для достижения технического результата, обусловленного известными свойствами материала; создание средства, состоящего из известных частей, выбор которых и связь между которыми осуществлены на основании известных правил, рекомендаций и достигаемый при этом технический результат обусловлен только известными свойствами частей этого объекта и связей между ними; изменение количественных признаков или взаимосвязи признаков, если известен факт влияния каждого из них на технический результат и новые значения признаков или их взаимосвязь могли быть получены из известных зависимостей. Следовательно, заявленное изобретение соответствует критерию "изобретательский уровень".

Изобретение поясняется графическими материалами, на которых изображено: на фиг.1 - структурная схема устройства для синхронизации по циклам, на фиг.2 - функциональная схема опознавателя синхросигнала, на фиг.3 - функциональная схема формирователя цикловых импульсов, на фиг.4 - функциональная схема счетчика по выходу из синхронизма, на фиг.5 - функциональная схема счетчика искаженных синхросигналов, на фиг.6 - функциональная схема счетчика циклов.

Сведения, подтверждающие возможность осуществления изобретения с получением вышеуказанного технического результата, заключаются в следующем.

Устройство для синхронизации по циклам содержит опознаватель 1 синхросигнала, элемент 2 запрета, элемент 3 И, сумматор 4, блок 5 регистров сдвига, решающий узел 6, формирователь 7 цикловых импульсов, элемент 8 ИЛИ, счетчик 9 циклов, счетчик 10 искаженных синхросигналов, блок 11 выбора допустимого числа неискаженных синхросимволов, блок 12 выбора порога, блок 13 выбора коэффициента счета, счетчик 14 по выходу из синхронизма, вход 15 сигнальный, вход 16 тактовый, выход 17 устройства. Решающий узел 6 содержит блок 18 сравнения, блок 19 памяти, блок 20 вычитания, блок 21 сравнения, счетчик 22 сравнения и элемент 23 И. Выход опознавателя 1 синхросигнала совместно соединен со вторым входом элемента 2 запрета, вторым входом элемента 3 И, а также с первым входом сумматора 4, выход которого подключен к сигнальному входу блока 5 регистров сдвига. Основной выход блока 5 регистров сдвига подключен ко второму входу сумматора 4, а дополнительный выход - к сигнальному входу решающего узла 6. Сигнальным входом решающего узла 6 является первый вход блока 18 сравнения. При этом выход блока 18 сравнения подключен к входу управления блока 19 памяти, выход которого подключен ко второму входу блока 18 сравнения и первому входу блока 20 вычитания. Второй вход блока 20 вычитания объединен с входом данных блока 19 памяти, первым входом блока 18 сравнения и является сигнальным входом решающего узла 6. Выход блока 20 вычитания подключен ко второму входу блока 21 сравнения, выход которого соединен с входом сброса счетчика 22 сравнения. Выход счетчика 22 сравнения подключен ко второму входу элемента 23 И. Выход элемента 23 И подключен к входу сброса блока 19 памяти. При этом управляющим и тактовым входами решающего узла 6 являются соответственно первый вход блока 21 сравнения и тактовый вход счетчика 22 сравнения. Дополнительным входом управления решающего узла является первый вход элемента 23 И. Выходом решающего узла 6 является выход элемента 23 И, который подключен к входам сброса формирователя 7 цикловых импульсов, блока 5 регистров сдвига, а также ко второму входу элемента 8 ИЛИ. Выход формирователя 7 цикловых импульсов совместно подключен к первому входу элемента 3 И, первому входу элемента 2 запрета, и входу счетчика 9 циклов. Выход счетчика 9 циклов подключен к входу управления счетчика 10 искаженных синхросигналов. Выход счетчика 10 искаженных синхросигналов совместно подключен к адресным входам блока 11 выбора допустимого числа неискаженных синхросимволов, блока 12 выбора порога и блока 13 выбора коэффициента счета. Выход блока 11 выбора допустимого числа неискаженных синхросимволов подключен к входу управления опознавателя 1 синхросигнала. Выход элемента 2 запрета совместно подключен к счетным входам счетчика 14 по выходу из синхронизма и счетчика 10 искаженных синхросигналов. Выход элемента 3 И подключен к первому входу элемента 8 ИЛИ, выход которого подключен к входу сброса счетчика 14 по выходу из синхронизма. К входу данных счетчика 14 по выходу из синхронизма подключен выход блока 13 выбора коэффициента счета.

Тактовый вход формирователя 7 цикловых импульсов объединен с тактовыми входами опознавателя 1 синхросигнала, блока 5 регистров сдвига и решающего узла 6. Управляющий вход решающего узла 6 соединен с выходом блока 12 выбора порога, а дополнительный управляющий вход решающего узла 6 соединен с выходом счетчика 14 по выходу из синхронизма. При этом сигнальный вход опознавателя 1 синхросигнала, тактовый вход формирователя 7 цикловых импульсов и выход формирователя 7 цикловых импульсов являются соответственно сигнальным входом 15, тактовым входом 16 и выходом 17 устройства.

Устройство синхронизации по циклам работает следующим образом. На сигнальный вход опознавателя 1 синхросигнала поступает групповой цифровой сигнал, содержащий детерминированные группы синхросигнала, повторяющиеся с частотой следования циклов. На информационных позициях группового сигнала кодовые группы информационных символов, идентичные синхрогруппе, формируются случайно. При поступлении на вход опознавателя 1 синхросигнала комбинации со структурой синхрогруппы на его выходе формируется отклик в виде "единичного" импульса, поступающего далее на первый вход сумматора 4, второй вход элемента 2 запрета и второй вход элемента 3 И. На вход управления опознавателя 1 синхросигнала с выхода блока 11 подается допустимое число k неискаженных синхросимволов. На фиг.2 представлена функциональная схема опознавателя 1 синхросигнала. При этом для примера, длина синхросигнала m=4, a структура (код) синхросигнала {m}=1101. Опознаватель 1 синхросигнала состоит из регистра сдвига (DD6), дешифратора синхросигнала (DD1.1, DD2), кодера (DD1.2, DD3.1-DD3.2, DD4, DD5.1-DD5.2), устройства сравнения (DD7, DD5.3). Регистр сдвига осуществляет операцию преобразования группового цифрового сигнала, поступающего на вход DR регистра сдвига (DD6), из последовательности в параллельный код. В течение каждого тактового интервала в регистр сдвига записывается один символ принимаемого сигнала, причем с приходом очередного символа предыдущий продвигается в следующую ячейку регистра сдвига. Таким образом, за m тактовых интервалов в регистр записывается m символьная кодовая комбинация. С выхода регистра сдвига на вход дешифратора синхросигнала (DD1.1, DD2) в параллельном коде подается групповой сигнал. При этом с приходом каждого тактового импульса на тактовый вход С регистра сдвига групповой сигнал сдвигается на один такт вправо. Дешифратор настроен на распознание синхросигнала с кодом 1101. Кодер (DD1.2, DD3.1-DD3.2, DD4, DD5.1-DD5.2) предназначен для формирования двоичного кода числа безошибочно обнаруженных синхросимволов. Сравнивающее устройство (DD7, DD5.3) осуществляет операцию сравнения числа безошибочно обнаруженных синхросимволов в синхрогруппе (подается на вход Р компаратора DD7) с допустимым числом k неискаженных синхросимволов (подается на вход Q компаратора DD7). Если число безошибочно обнаруженных синхросимволов больше или равно допустимого числа k неискаженных синхросимволов, то на выходе элемента DD5.3, являющегося выходом опознавателя 1 синхросигнала формируется "единичный" сигнал (отклик). В противном случае на выходе опознавателя 1 формируется "нулевой" сигнал. Опознаватель 1 синхросигнала может быть реализован, например, на следующих микросхемах: DD1 - на К555ЛН1; DD2 - на К155ИД3; DD3 - на К555ЛА7; DD4 - на К555ЛА2; DD5 - на К555ЛЛ1; DD6 - на К555ИР11; DD7 - на К555СП1.

Сумматор 4 представляет собой параллельный комбинационный сумматор, у которого младший разрядный вход первого слагаемого (младшие разряды n разрядного входа) и n разрядных входов второго слагаемого являются соответственно первым и вторым входом сумматора, при этом другие (n-1) разрядные входы первого слагаемого подключены к источнику "нулевого" уровня.

Блок 5 регистров сдвига включает в себя n N-разрядных (n=[log₂N·u]+1, N - число позиций в одном цикле) регистров сдвига. При этом объединенные тактовые входы и объединенные входы сброса регистров сдвига являются соответственно тактовым входом и входом сброса блока 5 регистров сдвига, а сигнальные входы, выходы последних разрядов и выходы первых разрядов всех регистров сдвига являются соответственно сигнальным входом, основным выходом и дополнительным выходом бока 5 регистров сдвига. Таким образом, отклик опознавателя 1 синхросигнала, имеющий место в i-м тактовом интервале, складывается в сумматоре 4 с результатом предыдущего счета откликов на i-й позиции цикла, поступающим с основного выхода блока 5 регистров сдвига. Новый результат счета откликов, больший на единицу прежнего, записывается в виде n-разрядного двоичного числа в соответствующие первые ячейки (разряды) регистров сдвига блока 5 регистров сдвига. При этом двоичное число, записанное до этого в первые ячейки блока 5 регистров сдвига, а также все остальные числа, хранящиеся в последующих однотипных ячейках, параллельно сдвигаются на один разряд, и с основного выхода блока 5 регистров сдвига на второй вход сумматора 4 поступает результат счета откликов - на (i+1)-м тактовом интервале. Если отклик опознавателя 1 синхросигнала на (i+1)-м тактовом интервале отсутствует, то прежний результат счета откликов на (1+1)-й позиции цикла переписывается в первые ячейки блока 5 регистров сдвига, а остальные числа, хранящиеся в однотипных ячейках блока 5 регистров сдвига, сдвигаются на один разряд и т.д. Блок 5 регистров сдвига обеспечивает запоминание результатов счета откликов на каждой позиции цикла в течение длительности цикла. При этом величина n определяет емкость памяти результатов счета. Одновременно результаты счета откликов на каждой из позиций цикла с дополнительного выхода блока 5 регистров сдвига последовательно поступают на сигнальный вход решающего узла 6. В решающем узле 6, например, в i-м тактовом интервале, входное двоичное число в параллельном коде, представляющее текущий результат счета откликов на i-й позиции цикла, одновременно подается на первый вход блока 18 сравнения, вход данных блока 19 памяти и второй вход блока 20 вычитания. В блоке 18 сравнения входное число сравнивается с двоичным числом, хранящимся в блоке 19 памяти и, если оно превышает число блока 19 памяти, то на выходе блока 18 сравнения формируется импульс, который, поступая на вход управления блока 19 памяти, обеспечивает стирание прежнего и запись нового (входного) числа. После этого на входах блока 18 сравнения оказываются равные двоичные числа. Если же входное число равно или меньше числа, хранящегося в блоке 19 памяти, то содержимое последнего не изменяется. Таким образом, в блок 19 памяти переписывается наибольший текущий результат счета откликов на какой либо позиции цикла, который далее сравнивается с результатами счета на последующих позициях цикла. Получающаяся разность (между числом блока 19 памяти и входным числом) на выходе блока 20 вычитания в виде двоичного числа в параллельном коде сравнивается в блоке 21 сравнения с пороговым числом d, поступающим на первый его вход (являющийся управляющим входом решающего узла (6) с выхода блока 12 выбора порога. При этом, если число с выхода блока 20 вычитания меньше порогового числа d, то с выхода второго блока 21 сравнения на вход сброса счетчика 22 сравнения подается "единичный" (запрещающий) потенциал, который устанавливает и удерживает его в "нулевом" состоянии. Когда в i-м тактовом интервале число с выхода блока 20 вычитания равно или больше числа d, с выхода второго блока 21 сравнения поступает "нулевой" (разрешающий) потенциал, и счетчик 22 сравнения производит счет одного тактового импульса, поступающего на его тактовый вход, являющийся тактовым входом решающего узла 6. Если наибольшее двоичное число, записанное в блок 19 памяти будет превышать каждое из N-1 последующих чисел, поступающих друг за другом с дополнительного выхода блока 5 регистров сдвига, на величину, равную или большую, порогового числа d, то счетчик 22 сравнения произведет счет следующих подряд N тактовых импульсов. После чего на его выходе формируется "единичный" импульсный сигнал, который поступает на второй вход элемента 23 И. Если счетчик 14 по выходу из синхронизма произвел подсчет α раз подряд "неопознание" истинной синхрогруппы, то на его выходе формируется сигнал логической "единицы", который поступает на первый вход элемента 23 И, разрешая прохождение "единичного" импульсного сигнала с выхода счетчика 22 сравнения на выход элемента 23 И, являющийся выходом решающего узла 6. Сигнал на выходе решающего узла 6 является выходным сигналом синхронизации, который поступает на входы сброса блока 19 памяти, блока 5 регистров сдвига и формирователя 7 цикловых импульсов, а также на второй вход элемента 8 ИЛИ. В результате блок 19 памяти, блок 5 регистров сдвига и счетчик 14 по выходу из синхронизма сбрасываются в "нуль". После чего с выхода блока 21 сравнения начинает поступать запрещающий "единичный" потенциал и счетчик 22 сравнения также сбрасывается в "нуль". Выходным сигналом синхронизации решающего узла 6 производится фазирование формирователя 7 цикловых импульсов таким образом, что на выход 17 устройства начинают поступать регулярно следующие цикловые импульсы, по времени совпадающие с откликами опознавателя 1 синхросигнала на истинные синхрогруппы. Далее процесс поиска временного положения циклового синхросигнала в двоичном потоке группового сигнала начинается заново, при этом следующий сигнал синхронизации решающего узла 6 будет сформирован только при условии обнаружения синхросигнала ("единичный" импульс на выходе счетчика 22 сравнения) и обнаружении сбоя синхронизма ("единичный" импульс на выходе счетчика 14 по выходу из синхронизма). При этом сигналы синхронизации решающего узла 6 будут изменять фазу начальной установки формирователя 7 цикловых импульсов, если временное положение циклового синхросигнала изменилось или синхросигнал α раз подряд искажен (более чем на k синхросимволов). Таким образом, счетчик 14 по выходу из синхронизма подсчитывает количество следующих подряд импульсов сбоя синхросигнала, формируемых элементом 2 запрета. При достижении состояния счета α на выход счетчика 14 по выходу из синхронизма появляется сигнал разрешения формирования решающим узлом 6 сигнала синхронизации. При этом при обнаружении истинного синхросигнала (при любом состоянии счетчика 14 по выходу из синхронизма) или формировании на выходе решающего узла 6 сигнала синхронизации, счетчик 14 по выходу из синхронизма сбрасывается в "нуль". Блоки 18 и 21 сравнения могут быть выполнены, например, в виде n-разрядных компараторов двоичных кодов, формирующих признак "больше", "меньше" при соответствующем знаке разницы значений входных операндов, а также признак их равенства, подаваемых на первый и второй входы блоков. При этом выходами первого и второго блока сравнения являются выход P>Q компаратора (например, смотри фиг.2, элемент DD7). Блок 19 памяти может быть выполнен в виде n-разрядного регистра с параллельным входом. При этом входом данных, входом управления, входом сброса и выходом блока 19 памяти является соответственно вход данных, тактовый вход, вход сброса и выход данных n-разрядного регистра. Блок 20 вычитания может быть выполнен в виде полного n-разрядного параллельного сумматора. Разрядность сумматора обеспечивается последовательным соединением выхода переноса сумматора младших разрядов с входом переноса сумматора старших разрядов. Для выполнения сумматором операции вычитания число с блока 20 памяти, поступающее на первый вход блока вычитания подвергается инверсии, а число, поступающее с дополнительного выхода блока 3 регистров сдвига на второй вход блока вычитания, инверсии не подвергается. Формирователь 7 цикловых импульсов и счетчик 22 сравнения и могут быть выполнены в виде последовательно соединенных двоично-десятичного синхронного счетчика и дешифратора (см. фиг.3, элементы DD1, DD2, DD.3.2). При этом входом сброса и формирователя 7 цикловых импульсов и счетчика 22 сравнения является вход сброса двоично-десятичного счетчика (DD1), подключенный через элемент НЕ (DD 3.1). Тактовыми входами формирователя 7 цикловых импульсов и счетчика 22 сравнения являются тактовый вход С двоично-десятичного счетчика (DD1). Выходами счетчика 22 сравнения является выход элемента НЕ (DD.3.2). Выходом формирователя 7 цикловых импульсов является выход элемента ИЛИ (DD4). При этом фазирование счетчика 22 сравнения осуществляется путем установки в "нуль" счетчика, а фазирование формирователя 7 цикловых импульсов, кроме того, осуществляться прохождением сигнала синхронизации с входа сброса формирователя 7 на выход, с помощью элемента ИЛИ (фиг.3, элемент DD4). Формирователь 7 цикловых импульсов может быть реализован, например, на следующих микросхемах: DD1 - на К1533ИЕ11; DD2 - на К1533ИД3; DD3 - на К555ЛН1; DD4 - нa K555ЛЛl.

На фиг.4 представлена функциональная схема счетчика 14 по выходу из синхронизма, который состоит из счетного устройства (DD1), схемы сравнения (DD2) и запоминающего устройства (DD3.1-DD3.2, DD4). Счетное устройство предназначено для подсчета следующих подряд импульсов сбоя синхросигнала, которые поступают с выхода элемента 2 запрета на тактовый вход CU счетчика. На вход сброса счетчика с выхода элемента 8 ИЛИ поступают импульсы опознания истинного синхросигнала или импульс синхронизации. Сравнивающее устройство предназначено для распознания достижения счетным устройством состояния максимального счета, равного коэффициенту счета α, который с выхода блока 13 выбора коэффициента счета подается в двоичном коде на вход Q сравнивающего устройства (DD2). Запоминающее устройство предназначено для запоминания сигнала состояния максимального накопления счетчиком 14 по выходу из синхронизма, которое определяется сравнивающим устройством. Сброс запоминающего устройства (DD4) в "нулевое" состояние осуществляется при поступлении на вход сброса счетчика 14 по выходу из синхронизма сигнала "сброс". Выход запоминающего устройства является выходом счетчика 14 по выходу из синхронизма. Счетчик 14 по выходу из синхронизма может быть реализован, например, на следующих микросхемах: DD1 - на К1533ИЕ6; DD2 - на К555СП1; DD3 - на К555ЛН1; DD4 - на К555ТМ2.

Процесс формирования пороговых чисел d для решающего узла 6, допустимого числа k неискаженных синхросимволов для опознавателя 1 синхросигнала и коэффициента счета α для счетчика 14 по выходу из синхронизма производится следующим образом. На первый вход элемента 3 запрета поступают импульсы формирователя 7 цикловых импульсов, а на второй его вход - импульсы (отклики) опознавателя 1 синхросигнала. В результате на выход элемента 2 запрета пройдут только те импульсы формирователя 7 цикловых импульсов, которые соответствуют искаженным синхросигналам принимаемой двоичной информационной последовательности. Подсчитывая число R искаженных синхросигналов в течение времени счета довольно большого числа Q цикловых импульсов, можно с определенной степенью точности периодически определять вероятность (частость) ошибочного приема синхросигнала по формуле P_oc ≈ R/Q, т.е. производить текущую оценку степени искажений принимаемого сигнала. При этом счетчик 10 искаженных синхросигналов производит подсчет искаженных синхросигналов, а счетчик 9 циклов - общее число Q синхросигналов, переданных за определенный промежуток времени. Емкость счетчика 9 циклов выбирается равной величине Q. После отсчета каждых Q цикловых импульсов на его выходе формируется единичный импульс, который подается на вход управления счетчика 10 искаженных синхросигналов. На фиг.5, для примера, представлена функциональная схема счетчика 10 искаженных синхросигналов, предназначенного для подсчета ошибочно принятых синхросигналов. Счетчик 10 искаженных синхросигналов состоит из счетного устройства (DD1) и запоминающего устройства (DD2) и линии задержки. При этом на счетный вход счетчика 10 искаженных синхросигналов с выхода элемента 2 запрета подаются сигналы логической "единицы" или "нуля". При этом сигнал логической "единицы" соответствует обнаружению сбоя (искажения) синхросигнала, а сигнал логического "нуля" - обнаружению неискаженного синхросигнала. Поэтому счетчик 10 искаженных синхросигналов обеспечивает подсчет только искаженных синхросигналов, соответствующих истинным синхрогруппам. Эти сигналы подсчитываются с помощью счетного устройства (DD1). Запоминающее устройство (DD2) предназначено для записи и хранения результата (количества искаженных синхросигналов R) за период наблюдения (количества циклов Q). Запоминающее устройство обеспечивает хранение количества искаженных синхросигналов R до прихода со счетчика 9 циклов на вход управления счетчика 10 искаженных синхросигналов сигнала окончания периода наблюдения. Он подается через элемент НЕ DD3 на вход сброса счетчика (DD1) и входы установки режимов запоминающего устройства (DD2). После чего в запоминающее устройство переписывается новое значение числа R. Линия задержки предназначена для формирования сигнала записи в момент поступления на многоразрядный вход данных запоминающего устройства двоичного числа R искаженных синхросигналов. Линия задержки может быть построена, например, на элементах НЕ. При этом время задержки рассчитывается как время задержки распространения сигнала в счетном устройстве и определяется количеством включенных элементов НЕ (см., например, Вениаминов В.Н., Лебедев О.И., Мирошниченко А.И. Микросхемы и их применение: Справ, пособие. - М.: Радио и связь, 1989. - С.207)

t_ЛЗ=qt_зд.р.ср,

где q - четное число элементов НЕ, участвующих в задержке сигнала, t_зд.р.с - время задержки распространения в элементе НЕ, равный половине суммы времени задержки распространения сигнала при включении и выключении интегральной схемы (например, для микросхемы К555ЛН1 t_зд.p.cp=20 нс) (см., например, Аванесян Г.Р., Левшин В.П. Интегральные микросхемы ТТЛ, ТТЛШ: Справочник. - М.: Машиностроение, 1993. - С.76). Счетчик 10 искаженных синхросигналов может быть реализован, например, на микросхемах: DD1 - на К555ИЕ10; DD2 - на К155ИР 13; DD3 - на К555ЛН1. Элемент 2 запрета может быть выполнен из последовательно соединенных элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и элемента И. При этом на первый вход ИСКЛЮЧАЮЩЕЕ ИЛИ подаются цикловые импульсы. Он соединен с первым входом элемента И. На второй вход ИСКЛЮЧАЮЩЕЕ ИЛИ подаются импульсы (отклики) с опознавателя 1 синхросигнала. Выход ИСКЛЮЧАЮЩЕЕ ИЛИ подключен ко второму входу элемента И. Выход элемента И является выходом элемента 2 запрета.

На фиг.6 представлена функциональная схема счетчика 9 циклов, который состоит из счетного устройства (DD1), дешифратора (DD2) и элемента НЕ (DD3). Счетное устройство предназначено для подсчета Q циклов. Дешифратор предназначен для определения достижения счетным устройством состояния счета, равного Q и формирования сигнала сброса счетного устройства, сброс которого осуществляется синхронно (по положительному фронту циклового импульса на входе С счетного устройства). Выходом счетчика 9 циклов является выход элемента НЕ (DD3). Счетчик 9 циклов может быть реализован, например, на микросхемах: DD1 - на К1533ИЕ11; DD2 - на К1533ИД3; DD3 - на К555ЛН1.

Блок 11 выбора допустимого числа неискаженных синхросигналов, блок 12 выбора порога и блок 13 выбора коэффициента счета в зависимости от значения числа R, записанного в счетчике 10 искаженных синхросигналов, производят выбор, соответственно, определенного допустимого числа k неискаженных синхросигналов, порогового числа d и коэффициента α счетчика по выходу из синхронизма. Выбранные числа k, d и α с выходов блоков 11, 12 и 13 в параллельном коде подаются, соответственно, на вход управления опознавателя 1 синхросигнала, на управляющий вход решающего узла 6 и на вход данных счетчика 14 по выходу из синхронизма. Блок 11 выбора допустимого числа неискаженных синхросигналов, блок 12 выбора порога и блок 13 выбора коэффициента счета могут быть выполнены в виде постоянных запоминающих устройств (например, на микросхемах К573РФ13), в элементы памяти которых записаны результаты расчетов допустимых чисел k неискаженных синхросимволов, пороговых чисел d и коэффициентов α счетчика по выходу из синхронизма в зависимости от вероятности ошибочного приема синхросигнала (см. Кальников В.В., Ташлинский А.Г. Методики нахождения внутренних параметров систем цикловой синхронизации с параллельным и рециркулярным поиском. -Ульяновск: УФВУС, 2002. 35 с. - Деп. в ЦВНИ МО РФ 23.09.02. № Б4898, опубл. СРДР, сер. Б., вып. 61, 2002). При этом величина измеренной вероятности ошибочного приема синхросигнала Р_ос с выхода счетчика 10 искаженных синхросигналов подается на адресные входы постоянных запоминающих устройств блоков 11, 12 и 13, с выходов которых осуществляется вывод чисел k, d и α. Таким образом, в течение времени счета Q в опознаватель 1 синхросигнала подается определенное допустимое число k неискаженных синхросимволов, в решающий узел 6 - пороговое число d, а в счетчик 14 по выходу из синхронизма - коэффициент счета α, которые могут принимать в каждом конкретном случае одно из h дискретных значений (градаций) в зависимости от качества принимаемого сигнала. Необходимое число градаций h чисел k, d и α выбирается из расчета поддержания вероятности обнаружения ложного синхросигнала в требуемых пределах при различных изменениях величины Р_oc. При этом законы формирования конкретных значений допустимых чисел k_r неискаженных синхросимволов блоком 11, пороговых чисел d_r блоком 12 и коэффициентов α_r счетчика по выходу из синхронизма блоком 13 можно записать в виде:

k_r=F₁(A_r ≤ P_oc < B_r),

d_r=F₂(A_r ≤ P_oc < B_r),

α_r=F₃(A_r ≤ P_oc <B),

где F₁, F₂, F₃ - заранее выбранные правила, соответственно для блока 11 выбора допустимого числа неискаженных синхросимволов, блока 12 выбора порога и блока 13 выбора коэффициента счета, по которым величина Р_oc, принимающая значение в пределах r-го интервала (r может изменяться от 1 до h) измерений, приводится в соответствие значениям допустимого числа k_r неискаженных синхросимволов, порогового числа d_r и коэффициента α_r счетчика по выходу из синхронизма; А_r и В_r - соответственно нижняя и верхняя границы величины Р_ос для r-го интервала.

Требуемая помехоустойчивость устройства, которая определяется вероятностью обнаружения ложного синхросигнала, обеспечивается выбором закона формирования чисел k_r для блока 11 выбора допустимого числа неискаженных синхросимволов, чисел d_r для блока 12 выбора порога и чисел α_r для блока 13 выбора коэффициента счета по соответствующим измеренным значениям величины Р_oc, попадающей в пределы какого-либо r-го интервала с границами А_r и В_r, по принципу: чем больше величина Р_ос, тем больше должны быть числа k_r, d_r и α_r. Одновременно достигается сокращение времени восстановления синхронизма, поскольку временной интервал наблюдения откликов опознавателя 1 синхросигнала, в конце которого принимается решение о фазе циклового синхросигнала, адаптивно изменяется в зависимости от величины Р_ос и в каждом конкретном случае (при определенном значении Р_ос) приближается к минимально возможному, при котором еще обеспечивается требуемая помехоустойчивость. Величина Q, определяющая коэффициент счета счетчика 9 циклов, должна выбираться, с одной стороны, достаточно большой для того, чтобы обеспечить требуемую точность оценки вероятности ошибки Р_ос одиночного символа, с другой стороны - достаточно малой, чтобы обеспечить измерение величины Р_ос в пределах между двумя сбоями синхронизма по циклам и слежение за изменениями условий связи. Если считать, что сбои синхронизма по циклам происходят относительно редко, т.е. через интервалы времени, намного превышающие время счета Q цикловых синхросигналов, то на практике величина Q может выбираться как:

где В₁ - верхняя граница величины Р_ос в пределах первого интервала измерений, который соответствует наименьшим значениям чисел k₁, d₁ и α₁; [ ] - означает округление до целого числа.

Для определения качественных показателей устройства для синхронизации по циклам были построены его аналитическая (Кальников В.В., Ташлинский А.Г. Аналитические модели систем цикловой синхронизации с параллельным и рециркулярным поиском синхросигнала. - Ульяновск: УФВУС, 2002. 28 с. - Деп. в ЦВНИ МО РФ 02.10.02. № Б4901, опубл. СРДР, сер. Б., вып. 61, 2002) и имитационная модель (Кальников В.В., Ташлинский А.Г. Имитационная модель систем цикловой синхронизации с параллельным и рециркулярным поиском синхросигнала. - Ульяновск: УФВУС, 2002. 32 с. - Деп. в ЦВНИ МО РФ 02.10.02. № Б4900, опубл. СРДР, сер. Б., вып. 61, 2002), на основе которых разработана методика нахождения чисел k, d и α в зависимости от вероятности ошибочного приема синхросигнала (см., Кальников В.В., Ташлинский А.Г. Методики нахождения внутренних параметров систем цикловой синхронизации с параллельным и рециркулярным поиском. - Ульяновск: УФВУС, 2002. 35 с. - Деп. в ЦВНИ МО РФ 23.09.02. № Б4898, опубл. СРДР, сер. Б., вып. 61, 2002).

Моделирование производилось при следующих исходных данных:

- длина цикла передачи N=1200;

- длина синхрогруппы m=9 (000111011);

- период следования цикла передачи Т_ц=2,5 мс.

- вероятность ошибочного приема одиночного символа Р_ош=5·10^-2.

В результате моделирования устройство показало следующие характеристики (в скобках указаны характеристики прототипа):

- среднее время восстановления синхронизма 14,7 мс (25 мс);

- вероятность обнаружения ложного синхронизма 2,5·10^-3(6·10^-3).

Моделирование подтвердило достижение технического результата - повышение быстродействия и помехоустойчивости - при осуществлении изобретения.

Вышеизложенные сведения свидетельствуют о выполнении при использовании заявленного устройства следующей совокупности условий:

- средство, воплощающее заявленное устройство при его осуществлении, предназначено для использования в приемных устройствах синхронизации по циклам систем передачи дискретных сообщений;

- для заявленного устройства в том виде, как оно охарактеризовано в формуле изобретения, подтверждена возможность его осуществления с помощью описанных в заявке или известных до даты приоритета средств и методов;

- средство, воплощающее заявленное изобретение при его осуществлении, способно обеспечить достижение усматриваемого заявителем технического результата.

Таким образом, заявленное изобретение соответствует критерию "промышленная применимость".

Формула изобретения

Устройство для синхронизации по циклам, содержащее опознаватель синхросигнала, элемент запрета, сумматор, блок регистров сдвига, решающий узел, формирователь цикловых импульсов, счетчик циклов, счетчик искаженных синхросигналов и блок выбора порога, причем выход опознавателя синхросигнала совместно подключен ко второму входу элемента запрета и первому входу сумматора, выход которого подключен к сигнальному входу блока регистров сдвига, основной выход которого подключен ко второму входу сумматора, а дополнительный выход блока регистров сдвига подключен к сигнальному входу решающего узла, состоящего из первого блока сравнения, блока памяти, блока вычитания, второго блока сравнения и счетчика сравнения, при этом выход первого блока сравнения подключен к входу управления блока памяти, выход которого совместно подключен ко второму входу первого блока сравнения и первому входу блока вычитания, второй вход которого объединен с первым входом первого блока сравнения, а также с входом данных блока памяти и является сигнальным входом решающего узла, тактовым и управляющим входами которого являются соответственно тактовый вход счетчика сравнения и первый вход второго блока сравнения, второй вход которого соединен с выходом блока вычитания, а выход второго блока сравнения соединен с входом сброса счетчика сравнения, при этом выход решающего узла подключен к входам сброса формирователя цикловых импульсов и блока регистров сдвига, тактовый вход которого объединен с тактовыми входами опознавателя синхросигнала, решающего узла и формирователя цикловых импульсов, выход которого совместно подключен к первому входу элемента запрета и к входу счетчика циклов, выход которого подключен к входу управления счетчика искаженных синхросигналов, а к счетному входу счетчика искаженных синхросигналов подключен выход элемента запрета, причем выход счетчика искаженных синхросигналов подключен к адресному входу блока выбора порога, выход которого соединен с управляющим входом решающего узла, причем сигнальный вход опознавателя синхросигнала, тактовый вход формирователя цикловых импульсов и выход формирователя цикловых импульсов являются соответственно сигнальным входом, тактовым входом и выходом устройства, отличающееся тем, что в него введены блок выбора допустимого числа неискаженных синхросимволов, блок выбора коэффициента счета, счетчик по выходу из синхронизма, первый элемент И, элемент ИЛИ и второй элемент И, при этом адресный вход блока выбора коэффициента счета соединен с выходом счетчика искаженных синхросигналов, выход которого также соединен с адресным входом блока выбора допустимого числа неискаженных синхросимволов, выход которого соединен с входом управления опознавателя синхросигнала, а выход блока выбора коэффициента счета соединен с входом данных счетчика по выходу из синхронизма, счетный вход которого соединен с выходом элемента запрета, а вход сброса счетчика по выходу из синхронизма соединен с выходом элемента ИЛИ, первый вход которого соединен с выходом первого элемента И, первый вход которого соединен с выходом формирователя цикловых импульсов, а второй вход первого элемента И соединен с выходом опознавателя синхросигнала, при этом второй вход элемента ИЛИ соединен с выходом решающего узла, причем выходом решающего узла является выход второго элемента И, дополнительно введенного в решающий узел, при этом второй вход второго элемента И подключен к выходу счетчика сравнения, а первый вход второго элемента И, подключен к выходу счетчика по выходу из синхронизма, причем выход второго элемента И подключен к входу сброса блока памяти, а первый вход второго элемента И является дополнительным управляющим входом решающего узла.

РИСУНКИ

Рисунок 1, Рисунок 2, Рисунок 3, Рисунок 4, Рисунок 5, Рисунок 6