Устройство цикловой синхронизации блоков информации

Устройство цикловой синхронизации блоков информации относится к технике связи, а именно к устройствам цикловой синхронизации блоков информации в аппаратуре передачи данных с использованием помехоустойчивого кодирования для повышения достоверности приема информации. Технический результат – повышение достоверности приема информации. Для этого введены схема управления, первый вход которой соединен с выходом дешифратора фазового признака, второй вход соединен с первым тактовым входом устройства, третий вход соединен со вторым тактовым входом устройства, схема ИЛИ, соединенная своими входами с выходами схемы управления, а выход схемы ИЛИ соединен с третьим входом блока формирования сигнала циклового фазирования (БФСЦФ), причем БФСЦФ выполнен на одной схеме логической обработки чисел и состоит из коммутатора сигналов двух чисел, арифметического сумматора двух чисел, запоминающего устройства, предназначенного для записи К чисел, по количеству К информационных слов, требующихся для формирования сигнала цикловой синхронизации, схемы совпадения И, дешифратора, счетчика импульсов, выполняющего функцию порогового элемента. 1 ил.

 

Предлагаемое изобретение относится к технике связи, а именно к устройствам цикловой синхронизации блоков информации в аппаратуре передачи данных с использованием помехоустойчивого кодирования для повышения достоверности приема информации.

Устройство циклового фазирования является одним из основных блоков телекодовой аппаратуры при синхронных способах передачи информации, которые в значительной степени определяют достоверность приема сообщений. В известном устройстве цикловой синхронизации обычно используют специальную цикловую комбинацию, которая предшествует передаваемому сообщению, обладающую устойчивостью прохождения и в то же время исключающую ложные запуски аппаратуры. Для исключения ложного срабатывания обычно значительно увеличивают число разрядов в цикловой комбинации [Мартынов Е.М. Синхронизация в системах передачи дискретных сообщений. М.: Связь 1972 (стр.185-186)].

Недостатком известного устройства является значительная вероятность ложных запусков приемника телекодовой аппаратуры при работе на реальных каналах связи при наличии помех, а также снижение скорости передачи информации, так как требуется дополнительное время, необходимое для передачи цикловой комбинации, что снижает пропускную способность канала связи.

Известно устройство для цикловой синхронизации блоков информации, закодированных помехозащищенным кодом [а.с.СССР №849521 H 04 L 7/08, опубл. 25.07.81], принятое за прототип.

Устройство цикловой синхронизации содержит узел обнаружения ошибок, выполненный из последовательно соединенных двух фильтров Хаффмена и регистра узла, причем фильтр Хаффмена состоит из регистра фильтра и сумматора фильтра, дешифратор фазового признака, соединенный своим входом со вторым выходом узла обнаружения ошибок, блок формирования сигнала цикловой синхронизации, первый вход которого соединен с первым выходом второго фильтра Хаффмена узла обнаружения ошибок, а второй вход соединен с выходом дешифратора фазового признака.

Существенным недостатком вышеуказанного устройства цикловой синхронизации блоков информации, выбранного авторами за прототип, является следующее: неисправности счетчиков от одного до n из общего количества К, когда n≤К-Р (где К общее количество счетчиков, Р - количество счетчиков, выбранное за порог, n - количество неисправных счетчиков устройства, при котором возможно правильное формирование сигнала циклового фазирования), возникших в технологическом цикле производства изделия, а также в процессе эксплуатации при работе на каналах (линиях) без помех (без наличия искажающих факторов) остаются незамеченными, т.к. и без функционирования n неисправных счетчиков при приеме блока информации будет преодолен порог Р и, таким образом, правильно определен конец информационного блока информации и сформирован сигнал цикловой синхронизации (СЦС), обеспечивающий правильное декодирование блока информации.

При работе на реальных каналах связи при наличии помех возможна запись правильно определенных номеров кодовых информационных слов в неисправные счетчики, которые по этой причине будут исключены при вычислении порога Р для формирования СЦС. При этом при наличии неисправных от одного до n счетчиков (из общего количества К) устройства порог Р может быть не преодолен. В этом случае СЦС не будет сформирован и декодирование блока информации будет невозможно. Это приведет к значительному снижению достоверности приема информации на реальных каналах связи. Для исключения отмеченных случаев в процессе технологической тренировки устройств в процессе приемо-сдаточных испытаний требуется специальная дорогостоящая контрольно-проверочная аппаратура, дополнительные конструктивные усложнения устройства и специальные технологические проверки, подтверждающие исправность всех К счетчиков в прототипе. Аналогично в процессе эксплуатации в программе проведения регламентных работ должны быть предусмотрены операции по определению исправности работы всех К счетчиков, которые также требуют использования специальной проверочной аппаратуры. Отмеченный недостаток устройства цикловой синхронизации (циклового фазирования) увеличивает стоимость его изготовления, а также увеличивает стоимость проведения регламентных работ в процессе эксплуатации. Кроме этого, существует вероятность того, что в промежутке времени, между двумя регламентами, неисправности счетчиков (от 1 до n) будут оставаться незамеченными, и комплекс связи с использованием устройства цикловой синхронизации будет функционировать с пониженными характеристиками в части важнейшего параметра - достоверности связи.

Недостатком известного устройства для цикловой синхронизации блоков информации является также недостаточно высокая надежность устройства, обусловленная сложной аппаратурной реализацией, особенно когда количество счетчиков К достаточно велико.

Целью предлагаемого изобретения является упрощение аппаратной реализации устройства путем замены К счетчиков устройства, а также входящих в их состав дешифраторов, схем управления (в прототипе для простоты описания они не были указаны) одной логической схемой обработки чисел, что приводит к повышению надежности функционирования и, как следствие этого, достоверности приема информации, улучшение технологии производства и технологии эксплуатации, а также улучшение габаритно-весовых характеристик устройства. Вместе с тем использование одной схемы логической обработки чисел при отказе или неисправности любого элемента устройства цикловой синхронизации приведет к неработоспособности устройства в целом, что сразу же обнаруживается в автоматическом контрольном режиме комплекса связи, поэтому характеристики устройства в части достоверности приема информации остаются постоянными и равными теоретическим значениям на все время эксплуатации. При этом не требуются специальные регламентные работы, что также снижает стоимость эксплуатации устройств. Поставленная цель достигается тем, что устройство цикловой синхронизации содержит узел обнаружения ошибок, выполненный из последовательно соединенных двух фильтров Хаффмена и регистра узла, причем фильтр Хаффмена состоит из регистра фильтра и сумматора фильтра, дешифратор фазового признака, соединенный своим входом со вторым выходом узла обнаружения ошибок, блок формирования сигнала циклового фазирования, первый вход которого соединен с первым выходом второго фильтра Хаффмена узла обнаружения ошибок, а второй вход соединен с выходом дешифратора фазового признака. Новым является то, что в него введены схема управления, первый вход которой соединен с выходом дешифратора фазового признака, второй вход соединен с первым тактовым входом устройства, третий вход соединен со вторым тактовым входом устройства, схема ИЛИ, соединенная своими входами с выходами схемы управления, а выход схемы ИЛИ соединен с третьим входом блока формирования сигнала циклового фазирования (БФСЦФ), причем блок формирования сигнала циклового фазирования выполнен на одной схеме логической обработки чисел и состоит из коммутатора сигналов двух чисел, арифметического сумматора двух чисел, запоминающего устройства, предназначенного для записи К чисел, по количеству К информационных слов, требующихся для формирования сигнала цикловой синхронизации, схемы совпадения И, дешифратора, счетчика импульсов, выполняющего функцию порогового элемента, причем разряды с шестого по десятый входа Б коммутатора сигналов двух чисел подсоединены к первому входу БФСЦФ, разряды с первого по пятый и одиннадцатый входа Б коммутатора сигналов двух чисел подключены к шине питания, а двенадцатый разряд входа Б коммутатора сигналов двух чисел соединен с шиной “сигнальная земля”, коммутатор сигналов двух чисел своими разрядами входа А соединен с выходами запоминающего устройства, выходы с первого по одиннадцатый коммутатора сигналов двух чисел соединены с разрядами с первого по одиннадцатый входа Б арифметического сумматора двух чисел, двенадцатый разряд входа Б и двенадцатый разряд входа А арифметического сумматора двух чисел подключены к шине питания, вход переноса P₀ арифметического сумматора двух чисел соединен с выходом схемы совпадения И, схема совпадения И соединена своим первым входом с выходом дешифратора, а вторым входом подключена ко второму входу БФСЦФ, тактовые входы С запоминающего устройства подсоединены к третьему входу БФСЦФ, входы дешифратора также соединены с выходами с первого по пятый запоминающего устройства, информационные входы D которого соединены с выходами разрядов с первого по одиннадцатый арифметического сумматора двух чисел, выход двенадцатого разряда которого соединен с тактовым входом С счетчика импульсов, разрешающий вход V которого соединен со вторым выходом схемы управления, а на установочный вход R счетчика импульсов и на установочные входы R запоминающего устройства подается сигнал начальной установки НУ, при этом на выходе счетчика импульсов формируется сигнал цикловой синхронизации (СЦС).

Изобретение поясняется чертежом, на котором приведена структурная схема устройства цикловой синхронизации блоков информации.

Устройство цикловой синхронизации содержит узел обнаружения ошибок 1, состоящий из двух последовательно соединенных фильтра Хаффмена 2, каждый из которых, в свою очередь, состоит из регистра 3 и сумматора 4; регистра узла 5, дешифратор фазового признака 6, схему управления 7, схему ИЛИ 8, блок формирования сигнала циклового фазирования 9, выполненный на одной схеме логической обработки чисел, который состоит из коммутатора сигналов двух чисел 10, арифметического сумматора двух чисел 11, запоминающего устройства 12, предназначенного для записи К чисел, по количеству К информационных слов, требующихся для формирования сигнала цикловой синхронизации, схемы совпадения И 13, дешифратора 14, счетчика импульсов 15, выполняющего функцию порогового элемента.

Устройство работает следующим образом.

Информация, поступающая на информационный вход Вх. И узла обнаружения ошибок 1, преобразуется в первом фильтре Хаффмена 2, состоящем из регистра фильтра 3 и сумматора фильтра 4, поступает на второй фильтр Хаффмена 2 и далее на регистр узла 5, с выхода которого поступает на вход дешифратора фазового признака 6. Структура фильтров Хаффмена 2, регистра узла 5 и дешифратора фазового признака 6 определяется полиномами, выбранными при кодировании. В описываемом варианте, например, используется код Боуза-Чоудхури-Холквингема (31,16) (БЧХ). При выделении фазового признака в дешифраторе фазового признака 6 с выхода регистра фильтра 3 второго фильтра Хаффмена 2 на разряды с шестого по одиннадцатый входа Б коммутатора сигналов двух чисел 10 блока формирования сигнала циклового фазирования 9 поступает пятиразрядное число, соответствующее номеру кодового слова в информационном блоке поступившей информационной последовательности. Коммутатор сигналов двух чисел 10 на два входа Б и А подключен пятью младшими разрядами входа Б к шине питания. Соединение обусловлено тем, что правильный фазовый признак (ФП) может быть выделен только на тридцать первом бите последовательности кода БЧХ. Одиннадцатый разряд входа Б коммутатора сигналов двух чисел 10, как и первые пять, подключен к шине питания, двенадцатый разряд входа Б коммутатора сигналов двух чисел 10 подключен к сигнальной земле. Разряды второго входа А коммутатора сигналов двух чисел 10 соединены с выходами запоминающего устройства 12. Вход Р коммутатора сигналов двух чисел 10 подключен через второй вход БФСЦФ 9 к выходу дешифратора фазового признака 6. Выходы с первого по одиннадцатый коммутатора сигналов двух чисел 10 подключены к разрядам с первого по одиннадцатый входа Б арифметического сумматора двух чисел 11, который осуществляет запись результатов суммирования сигналов, поступающих на его входы А и Б, а разряды со второго по одиннадцатый входа А арифметического сумматора двух чисел 11 подсоединены к шине "сигнальная земля".

Вход переноса Р₀ сигнала переноса арифметического сумматора двух чисел 11 соединен с выходом схемы совпадения И 13. Схема совпадения И 13 подключена своим первым входом к выходу дешифратора 14, а вторым входом через второй вход БФСЦФ 9 к выходу дешифратора фазового признака 6.

Входы дешифратора 14 соединены с выходами с первого по пятый запоминающего устройства 12. Выходы разрядов с первого по одиннадцатый арифметического сумматора двух чисел 11 соединены с информационными входами D запоминающего устройства 12. Выход двенадцатого разряда арифметического сумматора двух чисел 11 соединен с тактовым входом С счетчика импульсов 15, выполняющего функцию порогового устройства.

Разрешающий вход V счетчика импульсов 15 подключен ко второму выходу схемы управления 7. Установочный вход R счетчика импульсов 15 соединен с сигналом начальной установки НУ, поступающим на вход устройства цикловой синхронизации. С выхода счетчика импульсов 15 сигнал цикловой синхронизации поступает в сопрягающие устройства для дальнейшей обработки информации.

Дешифратор фазового признака 6 при обнаружении комбинации фазового признака (ФП) безошибочного кодового слова блока информации в информационной последовательности выдает управляющий сигнал на первый вход схемы управления 7. Второй вход схемы управления 7 является первым тактовым входом устройства цикловой синхронизации Вх 1.

На второй вход схемы управления 7 поступает сигнал с тактовой частотой, в К·m раз превышающей скорость поступления элементов информационных слов

K·m·F_ПРМ,

где К - число правильно вычисленных номеров информационных слов, необходимых для вычисления и формирования сигнала цикловой синхронизации блока информации;

m - целое число (например m=2-3);

F_ПРМ - скорость поступления на вход устройства элементов информационных слов.

Третий вход схемы управления является вторым тактовым входом устройства цикловой синхронизации Вх 2.

На третий вход схемы управления 7 поступает сигнал с тактовой частотой, равной скорости поступления элементов информационных слов (F_ПРМ).

С первого выхода схемы управления 7 на первый вход схемы ИЛИ 8 поступают сформированные по фазе и времени относительно сигнала F_ПРМ сигналы фазового признака в середине периода времени, соответствующего уровню "log 1" сигнала F_ПРМ. Со второго выхода схемы управления 7 на второй вход схемы ИЛИ 8 поступает К тактовых сигналов перезаписи чисел в ячейках запоминающего устройства в период времени, соответствующего уровню "log 0" сигнала F_ПРМ.

Выход схемы ИЛИ 8 подключен к тактовым входам С запоминающего устройства (ЗУ) 12.

Объем запоминающего устройства должен быть достаточным для записи К чисел (по числу фазовых признаков, используемых для формирования сигналов цикловой синхронизации, или числу счетчиков в прототипе), при этом максимальное значение каждого числа равно числу бит в блоке информации, то есть определяется произведением

L·M,

где L - число бит в слове БЧХ информационного блока;

М - число слов кода БЧХ в информационном блоке.

В качестве запоминающего устройства для записи чисел К (с максимальным значением L·M) и последовательной их перезаписи (переноса) удобно использовать регистры сдвига, число которых равно P_L, а количество ступеней каждого из Р_L регистров равно К.

Запоминающее устройство выполнено на Р_L регистрах, каждый регистр на К разрядов, где Р_L - разрядность двоичного числа бит информационного блока (L·M).

При поступлении безошибочного кодового слова в узел обнаружения ошибок 1 устройства цикловой синхронизации в регистре 3 фильтра Хаффмана 2 формируется число, содержащее номер информационного слова БЧХ - пять разрядов двоичного числа. Дешифратор фазового признака 6 при обнаружении комбинации фазового признака (ФП) кодового информационного слова блока информации выдает сигнал на вход Р коммутатора сигналов двух чисел 10, по которому коммутатор подключает сигналы со своего выхода на вход Б арифметического сумматора двух чисел 11.

Сформированное число на выходе арифметического сумматора двух чисел 11 будет равно количеству бит в блоке информации от начала блока до конца информационного слова, на котором выделен данный ФП, сформированный дешифратором фазового признака 6.

Это число первым сигналом из серии K·F_ПРМ со схемы управления 7 через схему ИЛИ 8 записывается в первые ячейки регистров (1-P_L) запоминающего устройства (ЗУ) 12.

Если ФП правильно формируется для первого информационного слова, то с первым сигналом ФП в первые ячейки регистров (первая ступень ЗУ) будет записано число L, если - для второго слова, в первые ячейки регистров будет записано число 2L, - для третьего слова - 3L и так далее. Сигналами из серии К·F_ПРМ, поступающими со схемы управления 7 через схему ИЛИ 8 число из первой ступени регистров ЗУ 12 последовательно переписывается - из ячеек 1-Р_L - в ячейки 1'-Р'_L; из ячеек 1'-Р'_L в ячейки 1"-Р"_L и т.д. Последним сигналом из серии K·F_ПРМ, поступившим в ЗУ 12, число будет переписано в ячейки 1^К-Р

K

L

.

Дешифратор 14, подключенный своими входами к выходам с первого по пятый последних ступеней пяти регистров ЗУ 12 (для рассмотрения примера с кодом БЧХ (31/16)), обеспечивает перевод 5-ти младших разрядов из состояния 11111 в состояние 00001 (минуя состояние 00000) с переносом 1 в старший разряд (эта операция упрощает дешифрацию чисел L*M) путем добавления числа два.

При приходе очередного сигнала F_ПРМ, последовательностью К тактов, со схемы управления 7 через схему ИЛИ 8 произойдет последовательная перезапись чисел в соответствующих разрядах регистров. После выполнения указанных перезаписей к числу в арифметическом сумматоре двух чисел 11 прибавляется единица или двойка (число 2 в моменты срабатывания дешифратора 14).

Последующие операции с числом, определяющим количество принятых бит в блоке информации, записанным с первым сформированным сигналом ФП с приходом последующих сигналов F_ПРМ, аналогичны вышеописанному.

При формировании второго сигнала ФП благодаря подключению выхода дешифратора фазового признака 6 к запрещающему входу схемы совпадения И 13 сигналом с выхода схемы совпадения И 13 запрещается выполнение операции сложения арифметическим сумматором двух чисел 11. Сигналом ФП через схему ИЛИ 8 ранее записанное число из первых разрядов регистров (1-P_L) ЗУ 12 будет переписано во вторые разряды регистров (1'-Р'_L) ЗУ 12, а в освободившиеся первые разряды регистров (1-Р_L) ЗУ 12 запишется сформированное число, соответствующее выделенному ФП.

После этого с приходом последующих сигналов F_ПРМ по ступеням регистров будут последовательно переписываться уже два числа, определяющих количество принятых бит, информационного блока, но вычисленных:

первое - по первому сформированному дешифратором фазового признака 6 сигналу ФП и операциями суммирования по описанному алгоритму,

второе - по второму сформированному дешифратором фазового признака 6 сигналу ФП и операциями суммирования по описанному алгоритму.

То есть при условии правильного приема двух информационных слов оба числа, записанные в двух ступенях регистров ЗУ 12, будут одинаковыми.

С приходом очередных сигналов ФП вышеописанные операции с числами в ступенях регистров ЗУ 12 будут аналогичными.

Таким образом, в конце информационного блока, при условии, что количество сформированных сигналов ФП при приеме блока информации равно или больше К, в регистрах ЗУ 12 будет записано К чисел:

1 число в первых разрядах регистров (1-P_L) ЗУ 12,

2 число во вторых разрядах регистров (1'-Р_L) ЗУ 12,

К число в К разрядах регистров (1^K-Р

K

L

) ЗУ 12.

Если все слова записаны правильно с правильными номерами информационных слов, то числа во всех ступенях регистров ЗУ 12 будут одинаковыми и равны числу бит информационного блока.

После окончания сигнала F_ПРМ, соответствующего последнему биту информационного блока, К сигналами из серии K·F_ПРМ со схемы ИЛИ 8 через ЗУ 12 и коммутатор сигналов двух чисел 10 арифметический сумматор двух чисел 11 с выхода Р_L+1 выдает К сигналов переполнения. При подключении выхода Р_L+1 арифметического сумматора двух чисел 11 к тактовому входу С счетчика импульсов 15, а также подключению разрешающего входа V счетчика импульсов 15 ко второму выходу схемы управления 7, формирующему сигналы серии К·F_ПРМ с выхода Р счетчика импульсов 15, выдается сигнал СЦС (сигнал преодоления выбранного порога, при общем количестве К сигналов переполнения).

При ошибках и искажениях в кодовых словах сигнал СЦС будет выдан счетчиком импульсов 15, если количество переполнений арифметического сумматора двух чисел 11 будет не менее порога Р, т.е. когда в конце информационного блока в регистрах ЗУ 12 будет записано не менее Р чисел с правильно определенными номерами информационных слов.

Таким образом, использование в заявляемом устройстве одной схемы логической обработки чисел вместо К счетчиков, используемых в прототипе, значительно уменьшает количество микросхем в устройстве, а следовательно, уменьшает объем устройства по сравнению с прототипом примерно на 25-50%. Действительно, при увеличении числа К все связи и элементы устройства практически не изменяются, а увеличивается лишь число разрядов Р_L регистров, что незначительно увеличивает количество микросхем устройства. Значительное уменьшение количества элементов в устройстве в соответствующее число раз увеличивает надежность устройства и приводит к снижению стоимости устройства.

Вместе с тем использование одной схемы логической обработки чисел при отказе или неисправности любого элемента устройства цикловой синхронизации приведет к неработоспособности устройства в целом, что сразу же обнаруживается в автоматическом контрольном режиме комплекса связи, поэтому характеристики устройства в части достоверности приема информации остаются постоянными и равными теоретическим значениям на все время эксплуатации. При этом не требуются специальные регламентные работы, что также снижает стоимость эксплуатации устройств.

Устройство цикловой синхронизации содержит узел обнаружения ошибок, выполненный из последовательно соединенных двух фильтров Хаффмена и регистра узла, причем фильтр Хаффмена состоит из регистра фильтра и сумматора фильтра, дешифратор фазового признака, соединенный своим входом со вторым выходом узла обнаружения ошибок, блок формирования сигнала циклового фазирования, первый вход которого соединен с первым выходом второго фильтра Хаффмена узла обнаружения ошибок, а второй вход соединен с выходом дешифратора фазового признака, отличающееся тем, что в него введены схема управления, первый вход которой соединен с выходом дешифратора фазового признака, второй вход соединен с первым тактовым входом устройства, третий вход соединен со вторым тактовым входом устройства, схема “ИЛИ”, соединенная своими входами с выходами схемы управления, а выход схемы “ИЛИ” соединен с третьим входом блока формирования сигнала циклового фазирования (БФСЦФ), причем БФСЦФ выполнен на одной схеме логической обработки чисел и состоит из коммутатора сигналов двух чисел, арифметического сумматора двух чисел, запоминающего устройства, предназначенного для записи К чисел, по количеству К информационных слов, требующихся для формирования сигнала цикловой синхронизации, схемы совпадения “И”, дешифратора, счетчика импульсов, выполняющего функцию порогового элемента, причем разряды с шестого по десятый входа Б коммутатора сигналов двух чисел подсоединены к первому входу БФСЦФ, разряды с первого по пятый и одиннадцатый входа Б коммутатора сигналов двух чисел подключены к шине питания, а двенадцатый разряд входа Б коммутатора сигналов двух чисел соединен с шиной “сигнальная земля”, коммутатор сигналов двух чисел своими разрядами входа А соединен с выходами запоминающего устройства, выходы с первого по одиннадцатый коммутатор сигналов двух чисел соединены с разрядами с первого по одиннадцатый входа Б арифметического сумматора двух чисел, двенадцатый разряд входа Б и двенадцатый разряд входа А арифметического сумматора двух чисел подключены к шине питания, вход переноса Р₀ арифметического сумматора двух чисел соединен с выходом схемы совпадения “И”, схема совпадения “И” соединена своим первым входом с выходом дешифратора, а вторым входом подключена ко второму входу БФСЦФ, тактовые входы С запоминающего устройства подсоединены к третьему входу БФСЦФ, входы дешифратора соединены с выходами с первого по пятый запоминающего устройства, информационные входы D которого соединены с выходами разрядов с первого по одиннадцатый арифметического сумматора двух чисел, выход двенадцатого разряда которого соединен с тактовым входом С счетчика импульсов, разрешающий вход V которого соединен со вторым выходом схемы управления, а на установочный вход R счетчика импульсов и на установочные входы R запоминающего устройства подается сигнал начальной установки НУ, при этом на выходе счетчика импульсов формируется сигнал цикловой синхронизации.