Двоичный сумматор

Авторы патента:

Андреев Дмитрий Васильевич (RU)

G06F7/501 - Способы и устройства для обработки данных с воздействием на порядок их расположения или на содержание обрабатываемых данных (логические схемы H03K 19/00)

Владельцы патента RU 2758184:

федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" (RU)

Изобретение относится к области вычислительной техники. Техническим результатом изобретения является обеспечение сложения трех трехразрядных двоичных чисел, задаваемых двоичными сигналами. Раскрыт двоичный сумматор, содержащий семь элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и три элемента И, причем первый, второй входы r-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и выход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединены соответственно с r-м, (3+r)-м входами и первым выходом двоичного сумматора, при этом в него дополнительно введены четыре мажоритарных элемента, r-й вход i-го и первый, второй входы j-го элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены соответственно с r-м входом i-го мажоритарного элемента и первым, вторым входами (j-4)-го элемента И, первый, второй входы k-го , первый, второй входы седьмого и первый, второй, третий входы четвертого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены соответственно с выходами (k-4)-го мажоритарного элемента, (k-3)-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первого элемента И, шестого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и третьего, второго элементов И, третьего мажоритарного элемента, а третий вход r-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и выход четвертого мажоритарного элемента соединены соответственно с (6+r)-м входом и пятым выходом двоичного сумматора, второй, третий и четвертый выходы которого образованы соответственно выходами пятого, седьмого и четвертого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ. 1 ил., 2 табл.

Изобретение относится к вычислительной технике и может быть использовано при построении средств автоматики, функциональных узлов систем управления и др.

Известны двоичные сумматоры (см., например, патент РФ 2533078, кл. G06F 7/505, 2014 г.), которые могут быть использованы для сложения двух трехразрядных двоичных чисел, задаваемых двоичными сигналами.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных двоичных сумматоров, относятся ограниченные функциональные возможности, обусловленные тем, что не выполняется сложение трех трехразрядных двоичных чисел, задаваемых двоичными сигналами.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип двоичный сумматор (патент РФ 2514785, кл. G06F 7/501, 2014 г.), который содержит элементы И, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ и выполняет сложение двух трехразрядных двоичных чисел, задаваемых двоичными сигналами.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся ограниченные функциональные возможности, обусловленные тем, что не выполняется сложение трех трехразрядных двоичных чисел, задаваемых двоичными сигналами.

Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения сложения трех трехразрядных двоичных чисел, задаваемых двоичными сигналами.

Указанный технический результат при осуществлении изобретения достигается тем, что в двоичном сумматоре, содержащем семь элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и три элемента И, первый, второй входы r-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и выход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединены соответственно с r-ым, (3+r)-ым входами и первым выходом двоичного сумматора, особенность заключается в том, что в него дополнительно введены четыре мажоритарных элемента, r-й вход i-го и первый, второй входы j-го элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены соответственно с r-ым входом i-го мажоритарного элемента и первым, вторым входами (j-4)-го элемента И, первый, второй входы k-го , первый, второй входы седьмого и первый, второй, третий входы четвертого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены соответственно с выходами (k-4)-го мажоритарного элемента, (k-3)-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первого элемента И, шестого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и третьего, второго элементов И, третьего мажоритарного элемента, а третий вход r-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и выход четвертого мажоритарного элемента соединены соответственно с (6+r)-ым входом и пятым выходом двоичного сумматора, второй, третий и четвертый выходы которого образованы соответственно выходами пятого, седьмого и четвертого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ.

На чертеже представлена схема предлагаемого двоичного сумматора.

Двоичный сумматор содержит элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 1₁, …, 1₇, элементы И 2₁, …, 2₃ и мажоритарные элементы 3₁, …, 3₄, причем r-й вход элемента 1_i и первый, второй входы элемента 1_j соединены соответственно с r-ым входом элемента 3, и первым, вторым входами элемента 2_j-4, первый, второй входы элемента 1_k , первый, второй входы элемента 1₇ и первый, второй, третий входы элемента 1₄ соединены соответственно с выходами элементов 3_k-4, 1_k-3, 2₁, 1₆ и 2₃, 2₂, 3₃, а первый, второй, третий входы элемента 1_r и выходы элементов 1₁, 1₅, 1₇, 1₄, 3₄ соединены соответственно с r-ым, (3+r)-ым, (6+r)-ым входами и первым, вторым, третьим, четвертым, пятым выходами двоичного сумматора.

Работа предлагаемого двоичного сумматора осуществляется следующим образом. На его первый, второй, третий, четвертый, пятый, шестой и седьмой, восьмой, девятый входы подаются соответственно двоичные сигналы а₀, а₁, а₂ ∈ {0,1}, b₀, b₁, b₂ ∈ {0,1} и с₀, с₁, с₂ ∈{0,1}, которые задают трехразрядные двоичные числа А=а₂а₁а₀, B=b₂b₁b₀, С=с₂с₁с₀, причем а₂, b₂, с₂ и а₀, b₀, с₀ определяют значения старших и младших разрядов соответственно. В представленной ниже табл. 1 приведены значения сигналов , z_2×r, полученные с учетом работы элементов 1_r, 3_r для всех возможных наборов значений входных сигналов a_r-1, b_r-1, c_r-1. В табл. 2 указаны значения выходных сигналов s₀, …, s₄ предлагаемого сумматора, полученные для всех возможных наборов значений сигналов z₁, …, z₆ с учетом работы соответствующих элементов.

Согласно табл. 1, табл. 2 имеем S=А+В+С, где S=s₄s₃s₂s₁s₀ - пятиразрядное двоичное число, задаваемое двоичными сигналами s₀, …,s₄ ∈ {0,1} (s₄ и s₀ определяют значения старшего и младшего разрядов соответственно).

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый двоичный сумматор обладает более широкими по сравнению с прототипом функциональными возможностями, так как выполняет сложение трех трехразрядных двоичных чисел, задаваемых двоичными сигналами.

Двоичный сумматор, содержащий семь элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и три элемента И, причем первый, второй входы r-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и выход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединены соответственно с r-м, (3+r)-м входами и первым выходом двоичного сумматора, отличающийся тем, что в него дополнительно введены четыре мажоритарных элемента, r-й вход i-го и первый, второй входы j-го элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены соответственно с r-м входом i-го мажоритарного элемента и первым, вторым входами (j-4)-го элемента И, первый, второй входы k-го , первый, второй входы седьмого и первый, второй, третий входы четвертого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены соответственно с выходами (k-4)-го мажоритарного элемента, (k-3)-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первого элемента И, шестого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и третьего, второго элементов И, третьего мажоритарного элемента, а третий вход r-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и выход четвертого мажоритарного элемента соединены соответственно с (6+r)-м входом и пятым выходом двоичного сумматора, второй, третий и четвертый выходы которого образованы соответственно выходами пятого, седьмого и четвертого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ.

Изобретение относится к области вычислительной техники. Техническим результатом является обеспечение реализации с помощью константной настройки любой из операций (А+В) mod 3, (А-В) mod 3, где А, В ∈ {00,01,10} есть двухразрядные двоичные числа, задаваемые двоичными сигналами.

Логический модуль // 2757830

Изобретение относится к логическому модулю, предназначенному для реализации простых симметричных булевых функций. Технический результат заключается в расширении функциональных возможностей за счет обеспечения реализации с помощью константной настройки любой из простых симметричных булевых функций, зависящих от n аргументов.

Устройство сравнения двоичных чисел // 2757829

Изобретение относится к устройствам для сравнения n-разрядных двоичных чисел А, В, задаваемых двоичными сигналами, и может быть использовано в цифровых компараторах, ассоциативных процессорах и машинах баз данных. Технический результат заключается в расширении функциональных возможностей устройства.

Устройство сравнения двоичных чисел // 2757823

Изобретение относится к области вычислительной техники. Техническим результатом изобретения является упрощение схемы устройства сравнения двоичных чисел за счет уменьшения ее цены по Квайну.

Пороговый модуль // 2757821

Изобретение относится к области вычислительной техники. Техническим результатом является обеспечение реализации пороговой функции с единичными весами аргументов и порогом три.

Мажоритарный модуль // 2757819

Изобретение относится к мажоритарному модулю. Технический результат заключается в повышении быстродействия мажоритарного модуля.

Логический преобразователь // 2757817

Изобретение относится к логическому преобразователю. Технический результат заключается в упрощении устройства логического преобразователя.

Способ предоставления подсказки о поведении студента в ходе проведения дистанционного экзамена // 2756350

Изобретение относится к области вычислительной техники. Технический результат заключается в снижении количества ошибок при выявлении нарушений регламента дистанционного экзамена в автоматизированных системах прокторинга.

Устройство для умножения чисел по произвольному модулю // 2755734

Изобретение относится к области вычислительной техники. Техническим результатом является обеспечение устройства для умножения чисел по произвольному модулю с меньшим объемом оборудования.

Быстродействующий накапливающий сумматор по модулю произвольного натурального числа // 2754122

Изобретение относится к вычислительной технике. Техническим результатом является повышение быстродействия.

Двухпороговый компаратор диапазона двоичных бит // 2758205

Изобретение относится к области вычислительной техники. Техническим результатом изобретения является обеспечение возможности определения количества единичных бит в заданном диапазоне между нижней и верхней границами и количества единичных бит вне диапазона. Раскрыт двухпороговый компаратор диапазона двоичных бит, содержащий N-разрядную входную шину D, входную шину нижнего порога (границы) GL и входную шину верхнего порога (границы) GM, содержащие по М разрядов, где M=]log2(N+1)[ (большее целое), выходную шину QL количества единичных бит до нижней границы, выходную шину QC количества единичных бит внутри диапазона и выходную шину QM количества единичных бит выше верхней границы, содержащие также по М разрядов, флаг FL единичных бит до нижней границы, флаг FC единичных бит внутри диапазона, флаг FM единичных бит выше верхней границы, а также внутреннюю шину UL младших упорядоченных единиц, внутреннюю шину UC упорядоченных единиц внутри диапазона, внутреннюю шину UM старших упорядоченных единиц, содержащие по М разрядов, дешифратор нижней границы 1, дешифратор верхней границы 2, первую группу 31, 32, …, 3N-1 и вторую группу 41, 42, …, 4N-1, каждая из которых содержит (N-1) элементов ИЛИ, группу 51, 52, …, 5N из N элементов ИЛИ-НЕ, первую группу 61, 62, …, 6N, вторую группу 71, 72, …, 7N и третью группу 81, 82, …, 8N, каждая из которых содержит N элементов И, первый 91, второй 92 и третий 93 блоки счета единиц, а также первый 101, второй 102 и третий 103 элементы ИЛИ. 1 ил., 1 табл.