Логический преобразователь
Владельцы патента RU 2787338:
федеральное государственное бюджетное образовательное учреждение высшего образования "УЛЬЯНОВСКИЙ ГОСУДАРСТВЕННЫЙ ТЕХНИЧЕСКИЙ УНИВЕРСИТЕТ" (RU)
Изобретение относится к вычислительной технике. Технический результат – расширение функциональных возможностей за счет обеспечения реализации любой из простых симметричных булевых функций , ,
,
, зависящих от n аргументов - входных двоичных сигналов, при
. Логический преобразователь содержит семь мажоритарных элементов (11,…,17) и четыре элемента исключающее или (21,…,24). За счет указанных элементов и новой схемы их соединения обеспечивается реализация любой из простых симметричных булевых функций
,
,
,
, зависящих от n аргументов - входных двоичных сигналов, при
. 1 ил., 2 табл.
Изобретение относится к вычислительной технике и может быть использовано при построении средств автоматики, функциональных узлов систем управления и др.
Известны логические преобразователи (см., например, патент РФ 2393527, кл. G06F7/57, 2010 г.), которые могут быть использованы для реализации любой из простых симметричных булевых функций 
, 
, 
, 
, зависящих от n аргументов - входных двоичных сигналов, при 
.
К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических преобразователей, относятся ограниченные функциональные возможности, обусловленные тем, что не выполняется реализация любой из функций , , , при 
.
Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический преобразователь (патент РФ 2709663, кл. G06F 7/57, 2019 г.), который содержит семь мажоритарных элементов и реализует любую из простых симметричных булевых функций , , , , зависящих от n аргументов - входных двоичных сигналов, при .
К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся ограниченные функциональные возможности, обусловленные тем, что не выполняется реализация любой из функций , , , при .
Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения реализации любой из простых симметричных булевых функций , , , , зависящих от n аргументов - входных двоичных сигналов, при 
.
Указанный технический результат при осуществлении изобретения достигается тем, что в логическом преобразователе, содержащем семь мажоритарных элементов, выходы пятого, шестого, третий вход и выход седьмого мажоритарных элементов соединены соответственно с вторыми входами шестого, седьмого, выходом четвертого мажоритарных элементов и выходом логического преобразователя, особенность заключается в том, что в него дополнительно введены четыре элемента исключающее ИЛИ, i-й (
) вход j-го (
) элемента исключающее ИЛИ и третий вход шестого мажоритарного элемента соединены соответственно с i-ым входом j-го мажоритарного элемента и выходом четвертого элемента исключающее ИЛИ, выход i-го и i-й вход четвертого элементов исключающее ИЛИ соединены соответственно с i-ым входом пятого и выходом i-го мажоритарных элементов, а первый, второй, третий входы i-го элемента исключающее ИЛИ соединены соответственно с (
)-ым, (
)-ым, (
)-ым информационными входами логического преобразователя, первый, второй настроечные входы которого соединены соответственно с первыми входами шестого, седьмого мажоритарных элементов.
На чертеже представлена схема предлагаемого логического преобразователя.
Логический преобразователь содержит мажоритарные элементы 11,…,17 и элементы исключающее ИЛИ 21,…,24, причем i-й () вход элемента 2j () и второй, третий входы элемента 16, второй, третий входы элемента 17 соединены соответственно с i-ым входом элемента 1j и выходами элементов 15, 24, 16, 14, выход элемента 2i и i-й вход элемента 24 соединены соответственно с i-ым входом элемента 15 и выходом элемента 1i, а первый, второй, третий входы элемента 2i и выход элемента 17 соединены соответственно с ()-ым, ()-ым, ()-ым информационными входами и выходом логического преобразователя, первый, второй настроечные входы которого соединены соответственно с первыми входами элементов 16, 17.
Работа предлагаемого логического преобразователя осуществляется следующим образом. На его первый,…,девятый информационные и первый, второй настроечные входы подаются соответственно двоичные сигналы 
и сигналы 
константной настройки. В представленных ниже табл. 1 и табл. 2 приведены соответственно значения внутренних сигналов 
(), 
предлагаемого логического преобразователя, полученные для всех возможных наборов значений сигналов 
, и значения его выходного сигнала Z, полученные для всех возможных наборов значений сигналов 
при 1) 
; 2) 
, 
; 3) 
, 
; 4) 
.
| Таблица 1 | |||
|
|
|
|
| 000 | 00 | 100 | 01 |
| 001 | 01 | 101 | 10 |
| 010 | 01 | 110 | 10 |
| 011 | 10 | 111 | 11 |
| Таблица 2 | |||||||||||||
|
|
|
1) | 2) | 3) | 4) |
|
|
|
1) | 2) | 3) | 4) |
| Z | Z | Z | Z | Z | Z | Z | Z | ||||||
| 00 | 00 | 00 | 0 | 0 | 0 | 0 | 10 | 00 | 00 | 1 | 0 | 0 | 0 |
| 00 | 00 | 01 | 0 | 0 | 0 | 0 | 10 | 00 | 01 | 1 | 0 | 0 | 0 |
| 00 | 00 | 10 | 1 | 0 | 0 | 0 | 10 | 00 | 10 | 1 | 1 | 0 | 0 |
| 00 | 00 | 11 | 1 | 0 | 0 | 0 | 10 | 00 | 11 | 1 | 1 | 0 | 0 |
| 00 | 01 | 00 | 0 | 0 | 0 | 0 | 10 | 01 | 00 | 1 | 0 | 0 | 0 |
| 00 | 01 | 01 | 1 | 0 | 0 | 0 | 10 | 01 | 01 | 1 | 1 | 0 | 0 |
| 00 | 01 | 10 | 1 | 0 | 0 | 0 | 10 | 01 | 10 | 1 | 1 | 0 | 0 |
| 00 | 01 | 11 | 1 | 1 | 0 | 0 | 10 | 01 | 11 | 1 | 1 | 1 | 0 |
| 00 | 10 | 00 | 1 | 0 | 0 | 0 | 10 | 10 | 00 | 1 | 1 | 0 | 0 |
| 00 | 10 | 01 | 1 | 0 | 0 | 0 | 10 | 10 | 01 | 1 | 1 | 0 | 0 |
| 00 | 10 | 10 | 1 | 1 | 0 | 0 | 10 | 10 | 10 | 1 | 1 | 1 | 0 |
| 00 | 10 | 11 | 1 | 1 | 0 | 0 | 10 | 10 | 11 | 1 | 1 | 1 | 0 |
| 00 | 11 | 00 | 1 | 0 | 0 | 0 | 10 | 11 | 00 | 1 | 1 | 0 | 0 |
| 00 | 11 | 01 | 1 | 1 | 0 | 0 | 10 | 11 | 01 | 1 | 1 | 1 | 0 |
| 00 | 11 | 10 | 1 | 1 | 0 | 0 | 10 | 11 | 10 | 1 | 1 | 1 | 0 |
| 00 | 11 | 11 | 1 | 1 | 1 | 0 | 10 | 11 | 11 | 1 | 1 | 1 | 1 |
| 01 | 00 | 00 | 0 | 0 | 0 | 0 | 11 | 00 | 00 | 1 | 0 | 0 | 0 |
| 01 | 00 | 01 | 1 | 0 | 0 | 0 | 11 | 00 | 01 | 1 | 1 | 0 | 0 |
| 01 | 00 | 10 | 1 | 0 | 0 | 0 | 11 | 00 | 10 | 1 | 1 | 0 | 0 |
| 01 | 00 | 11 | 1 | 1 | 0 | 0 | 11 | 00 | 11 | 1 | 1 | 1 | 0 |
| 01 | 01 | 00 | 1 | 0 | 0 | 0 | 11 | 01 | 00 | 1 | 1 | 0 | 0 |
| 01 | 01 | 01 | 1 | 0 | 0 | 0 | 11 | 01 | 01 | 1 | 1 | 0 | 0 |
| 01 | 01 | 10 | 1 | 1 | 0 | 0 | 11 | 01 | 10 | 1 | 1 | 1 | 0 |
| 01 | 01 | 11 | 1 | 1 | 0 | 0 | 11 | 01 | 11 | 1 | 1 | 1 | 0 |
| 01 | 10 | 00 | 1 | 0 | 0 | 0 | 11 | 10 | 00 | 1 | 1 | 0 | 0 |
| 01 | 10 | 01 | 1 | 1 | 0 | 0 | 11 | 10 | 01 | 1 | 1 | 1 | 0 |
| 01 | 10 | 10 | 1 | 1 | 0 | 0 | 11 | 10 | 10 | 1 | 1 | 1 | 0 |
| 01 | 10 | 11 | 1 | 1 | 1 | 0 | 11 | 10 | 11 | 1 | 1 | 1 | 1 |
| 01 | 11 | 00 | 1 | 1 | 0 | 0 | 11 | 11 | 00 | 1 | 1 | 1 | 0 |
| 01 | 11 | 01 | 1 | 1 | 0 | 0 | 11 | 11 | 01 | 1 | 1 | 1 | 0 |
| 01 | 11 | 10 | 1 | 1 | 1 | 0 | 11 | 11 | 10 | 1 | 1 | 1 | 1 |
| 01 | 11 | 11 | 1 | 1 | 1 | 0 | 11 | 11 | 11 | 1 | 1 | 1 | 1 |
Если либо , либо , либо , то согласно табл. 1, табл. 2 имеем
либо 
либо
либо 
,
где 
есть простые симметричные булевы функции девяти аргументов 
(см. стр. 126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974 г.).
Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический преобразователь обладает более широкими по сравнению с прототипом функциональными возможностями, так как реализует любую из простых симметричных булевых функций , , , , зависящих от n аргументов - входных двоичных сигналов, при 
.
Логический преобразователь, предназначенный для реализации простых симметричных булевых функций, содержащий семь мажоритарных элементов, причем выходы пятого, шестого, третий вход и выход седьмого мажоритарных элементов соединены соответственно с вторыми входами шестого, седьмого, выходом четвертого мажоритарных элементов и выходом логического преобразователя, отличающийся тем, что в него дополнительно введены четыре элемента исключающее ИЛИ, i-й (
) вход j-го (
) элемента исключающее ИЛИ и третий вход шестого мажоритарного элемента соединены соответственно с i-м входом j-го мажоритарного элемента и выходом четвертого элемента исключающее ИЛИ, выход i-го и i-й вход четвертого элементов исключающее ИЛИ соединены соответственно с i-м входом пятого и выходом i-го мажоритарных элементов, а первый, второй, третий входы i-го элемента исключающее ИЛИ соединены соответственно с (
)-м, (
)-м, (
)-м информационными входами логического преобразователя, первый, второй настроечные входы которого соединены соответственно с первыми входами шестого, седьмого мажоритарных элементов.
