Устройство селекции меньшего из двоичных чисел

Авторы патента:

G06F7/38 - способы и устройства для выполнения математических операций только над машинными числами, например в двоичном, троичном, десятичном представлении

G06F7/02 - сравнение цифровых данных (G06F 7/06,G06F 7/38 имеют преимущество; поиск информации G06F 17/30; сравнение параметров импульсов вообще H03K 5/22)

Владельцы патента RU 2791464:

Федеральное государственное бюджетное образовательное учреждение высшего образования "УЛЬЯНОВСКИЙ ГОСУДАРСТВЕННЫЙ ТЕХНИЧЕСКИЙ УНИВЕРСИТЕТ" (RU)

Изобретение относится к устройствам логической обработки многозначных данных. Технический результат заключается в обеспечении селекции меньшего из трех n-разрядных двоичных чисел, задаваемых двоичными сигналами. Технический результат достигается за счет того, что устройство содержит элементов ИЛИ-НЕ (1₁₁,…,1₁₀₍_n_˗1), 1₁_n,…,1₄_n), соединенных по новой схеме, обеспечивающей обработку трех n-разрядных двоичных чисел. 1 ил., 1 табл.

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны устройства селекции меньшего из двоичных чисел (см., например, патент РФ 2300133, кл. G06F7/02, 2007 г.), выполняющие селекцию меньшего из двух двухразрядных двоичных чисел, задаваемых двоичными сигналами.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных устройств селекции меньшего из двоичных чисел, относятся ограниченные функциональные возможности, обусловленные тем, что не допускается обработка трех n-разрядных двоичных чисел, задаваемых двоичными сигналами, и неоднородный аппаратурный состав, образованный из логических элементов трех типов (элементов НЕ, ИЛИ, И).

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятое за прототип устройство селекции меньшего из двоичных чисел (патент РФ 2300130, кл. G06F7/02, 2007 г.), которое имеет 2×n входов, n выходов и выполняет селекцию меньшего из двух n-разрядных двоичных чисел, задаваемых двоичными сигналами.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся ограниченные функциональные возможности, обусловленные тем, что не допускается обработка трех n-разрядных двоичных чисел, задаваемых двоичными сигналами, и неоднородный аппаратурный состав, образованный из логических элементов двух типов (импликаторов, элементов И).

Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения селекции меньшего из трех n-разрядных двоичных чисел, задаваемых двоичными сигналами, и однородный аппаратурный состав.

Указанный технический результат при осуществлении изобретения достигается тем, что в устройстве селекции меньшего из двоичных чисел, содержащем входов и n выходов, особенность заключается в том, что в него введены элементов ИЛИ-НЕ, причем все элементы сгруппированы в n групп так, что k-я и n-я группы содержат соответственно десять и четыре элементов ИЛИ-НЕ, в k-й группе первый вход i-го и первый, второй входы -го элементов ИЛИ-НЕ, i-й вход четвертого и второй вход пятого, третий вход седьмого элементов ИЛИ-НЕ соединены соответственно с первым входом -го и выходами i-го, -го элементов ИЛИ-НЕ, первым входом -го и выходом второго элементов ИЛИ-НЕ, в k-й группе вторые входы шестого, седьмого и третьи входы пятого, шестого элементов ИЛИ-НЕ подключены соответственно к выходу первого и выходу третьего элементов ИЛИ-НЕ, в n-й группе выход i-го элемента ИЛИ-НЕ соединен с i-ым входом четвертого элемента ИЛИ-НЕ, первый вход i-го элемента ИЛИ-НЕ первой группы и выход -го элемента ИЛИ-НЕ k-й группы подключены соответственно к шине нулевого потенциала и первому входу i-го элемента ИЛИ-НЕ -й группы, а вторые входы первого, второго, третьего и выход четвертого элементов ИЛИ-НЕ j-й группы соединены соответственно с j-ым, -ым, -ым входами и j-ым выходом устройства селекции меньшего из двоичных чисел.

На чертеже представлена схема предлагаемого устройства селекции меньшего из двоичных чисел.

Устройство селекции меньшего из двоичных чисел содержит элементы ИЛИ-НЕ 1₁₁,…,1₁₀₍_n_˗1), 1₁_n,…,1₄_n, причем все элементы сгруппированы в n групп так, что k-я и n-я группы содержат соответственно элементы 1₁_k,…,1₁₀_k и элементы 1₁_n,…,1₄_n, первый вход элемента 1_ik и первый, второй входы элемента 1₍_i₊₇₎_k, i-й вход элемента 1₄_k и второй вход элемента 1₅_k, третий вход элемента 1₇_k соединены соответственно с первым входом элемента 1₍_i₊₄₎_k и выходами элементов 1_ik, 1₍_i₊₄₎_k, первым входом элемента 1₍_i₊₇₎_k и выходом элемента 1₂_k, вторые входы элементов 1₆_k, 1₇_k и третьи входы элементов 1₅_k, 1₆_k подключены соответственно к выходу элемента 1₁_k и выходу элемента 1₃_k, выход элемента 1_in соединен с i-ым входом элемента 1₄_n, первый вход элемента 1_i₁ и выход элемента 1₍_i₊₇₎_k подключены соответственно к шине нулевого потенциала и первому входу элемента 1_i₍_k₊₁₎, а вторые входы элементов 1₁_j , 1₂_j, 1₃_j и выход элемента 1₄_j соединены соответственно с j-ым, -ым, -ым входами и j-ым выходом устройства селекции меньшего из двоичных чисел.

Работа предлагаемого устройства селекции меньшего из двоичных чисел осуществляется следующим образом. На его первый, …, n-ый, -й, …, -й, -й, …, -й входы подаются соответственно произвольные двоичные сигналы , , , которые задают подлежащие обработке n-разрядные двоичные числа , , (, , и , , определяют значения старших и младших разрядов соответственно). Тогда сигнал на j-ом выходе предлагаемого устройства будет определяться выражением

, (1)

где

; (2)

; (3)

. (4)

Здесь ˅, ∙, ‾, есть символы операций ИЛИ, И, НЕ. В представленной ниже таблице приведены значения реализуемых выражениями (2), (3), (4) функций на всех возможных наборах значений их аргументов. Жирным в таблице выделены значения функций и их аргументов при j=2.


- - - - - - - -	- - - - - - - -	- - - - - - - -	0 0 0 0 1 1 1 1	0 0 1 1 0 0 1 1	0 1 0 1 0 1 0 1	0 0 0 0 1 1 1 0	0 0 1 1 0 0 1 0	0 1 0 1 0 1 0 0
0 0 0 0 0 0 0 0	0 0 0 0 0 0 0 0	0 0 0 0 0 0 0 0	0 0 0 0 1 1 1 1	0 0 1 1 0 0 1 1	0 1 0 1 0 1 0 1	0 0 0 0 1 1 1 0	0 0 1 1 0 0 1 0	0 1 0 1 0 1 0 0
0 0 0 0 0 0 0 0	0 0 0 0 0 0 0 0	1 1 1 1 1 1 1 1	0 0 0 0 1 1 1 1	0 0 1 1 0 0 1 1	0 1 0 1 0 1 0 1	0 0 0 0 1 1 0 0	0 0 1 1 0 0 0 0	1 1 1 1 1 1 1 1
0 0 0 0 0 0 0 0	1 1 1 1 1 1 1 1	0 0 0 0 0 0 0 0	0 0 0 0 1 1 1 1	0 0 1 1 0 0 1 1	0 1 0 1 0 1 0 1	0 0 0 0 1 0 1 0	1 1 1 1 1 1 1 1	0 1 0 1 0 0 0 0
0 0 0 0 0 0 0 0	1 1 1 1 1 1 1 1	1 1 1 1 1 1 1 1	0 0 0 0 1 1 1 1	0 0 1 1 0 0 1 1	0 1 0 1 0 1 0 1	0 0 0 0 0 0 0 0	1 1 1 1 1 1 1 1	1 1 1 1 1 1 1 1
1 1 1 1 1 1 1 1	0 0 0 0 0 0 0 0	0 0 0 0 0 0 0 0	0 0 0 0 1 1 1 1	0 0 1 1 0 0 1 1	0 1 0 1 0 1 0 1	1 1 1 1 1 1 1 1	0 0 1 0 0 0 1 0	0 1 0 0 0 1 0 0
1 1 1 1 1 1 1 1	0 0 0 0 0 0 0 0	1 1 1 1 1 1 1 1	0 0 0 0 1 1 1 1	0 0 1 1 0 0 1 1	0 1 0 1 0 1 0 1	1 1 1 1 1 1 1 1	0 0 0 0 0 0 0 0	1 1 1 1 1 1 1 1
1 1 1 1 1 1 1 1	1 1 1 1 1 1 1 1	0 0 0 0 0 0 0 0	0 0 0 0 1 1 1 1	0 0 1 1 0 0 1 1	0 1 0 1 0 1 0 1	1 1 1 1 1 1 1 1	1 1 1 1 1 1 1 1	0 0 0 0 0 0 0 0

Анализ данных, приведенных в таблице, позволяет заключить, что:

1) если либо либо либо либо либо либо , то соответственно либо , либо , либо , либо , либо , либо , ;

2) если и либо и либо и либо и либо и либо и либо и , то соответственно либо , либо , либо , либо , либо , либо , ;

3) если , либо , либо , , то соответственно , либо , либо , ;

4) если , и либо , и либо , и , то соответственно , либо , либо , ;

5) если , и либо , и либо , и , то соответственно , либо , либо , ;

6) если , и либо , и либо , и , то соответственно , либо , либо , .

Таким образом, на первом и r-ом выходах предлагаемого устройства согласно (1) получим

(5)

где , , ˗ фрагменты n-разрядных двоичных чисел , , . Следовательно, с учетом (5), (6) имеем , где есть n-разрядное двоичное число, задаваемое двоичными сигналами ( и определяют значения старшего и младшего разрядов соответственно).

Вышеизложенные сведения позволяют сделать вывод, что предлагаемое устройство имеет однородный аппаратурный состав (содержит логические элементы одного типа – элементы ИЛИ-НЕ) и обладает более широкими по сравнению с прототипом функциональными возможностями, так как обеспечивает селекцию меньшего из трех n-разрядных двоичных чисел, задаваемых двоичными сигналами.

Устройство селекции меньшего из двоичных чисел, содержащее входов и n выходов, отличающееся тем, что в него введены элементов ИЛИ-НЕ, причем все элементы сгруппированы в n группы так, что k-я и n-я группы содержат соответственно десять и четыре элементов ИЛИ-НЕ, в k-й группе первый вход i-го и первый, второй входы -го элементов ИЛИ-НЕ, i-й вход четвертого и второй вход пятого, третий вход седьмого элементов ИЛИ-НЕ соединены соответственно с первым входом -го и выходами i-го, -го элементов ИЛИ-НЕ, первым входом -го и выходом второго элементов ИЛИ-НЕ, в k-й группе вторые входы шестого, седьмого и третьи входы пятого, шестого элементов ИЛИ-НЕ подключены соответственно к выходу первого и выходу третьего элементов ИЛИ-НЕ, в n-й группе выход i-го элемента ИЛИ-НЕ соединен с i-ым входом четвертого элемента ИЛИ-НЕ, первый вход i-го элемента ИЛИ-НЕ первой группы и выход -го элемента ИЛИ-НЕ k-й группы подключены соответственно к шине нулевого потенциала и первому входу i-го элемента ИЛИ-НЕ -й группы, а вторые входы первого, второго, третьего и выход четвертого элементов ИЛИ-НЕ j-й группы соединены соответственно с j-ым, -ым, -ым входами и j-ым выходом устройства селекции меньшего из двоичных чисел.

Похожие патенты:

Пороговый модуль // 2787336

Изобретение относится к области вычислительной техники. Технический результат заключается в упрощении схемы порогового модуля за счет уменьшения ее цены по Квайну при сохранении функциональных возможностей.

Устройство для формирования максимальных и минимальных двоичных чисел // 2785554

Изобретение относится к области вычислительной техники. Технический результат заключается в повышении быстродействия при определении максимального или минимального двоичного числа из совокупности N двоичных чисел.

Система надежного облачного хранения с регулируемой избыточностью данных // 2782681

Изобретение относится к вычислительным системам. Техническим результатом данного изобретения является повышение надежности облачного хранения (полиномиальной СОК) и возможность регулирования избыточности.

Логический модуль // 2778678

Изобретение относится к области вычислительной техники. Технический результат заключается в обеспечении реализации простых симметричных булевых функций, зависящих от 7 входных двоичных сигналов.

Арифметическое устройство по модулю три // 2778676

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления. Техническим результатом изобретения является обеспечение реализации операций (А+В)mod3 и (AхB)mod3.

Сумматор по модулю три // 2778675

Изобретение относится к области вычислительной техники. Технический результат заключается в обеспечении суммирования трех двухразрядных двоичных чисел при уменьшенном показателе схемной глубины.

Умножитель по модулю три // 2770801

Изобретение относится к умножителю по модулю три. Технический результат заключается в расширении функциональных возможностей устройства.

Вычитатель по модулю q // 2770798

Изобретение относится к области вычислительной техники. Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения реализации операции (А-В)mod q при q-2 либо при q=3, где А, В (0≤A<q, 0≤B<q) есть (log2(2×q-2))-разрядные двоичные числа, задаваемые двоичными сигналами.

Способ определения знака числа в системе остаточных классов // 2767450

Изобретение относится к вычислительной технике. Технический результат заключается в расширении функциональности путем независимости от порядка модулей.

Параллельный счетчик единиц // 2761103

Изобретение относится к вычислительной технике. Технический результат заключается в расширении функциональных возможностей параллельного счетчика единиц при сохранении глубины схемы прототипа.

Устройство сравнения двоичных чисел // 2791463

Настоящее техническое решение относится к области вычислительной техники. Технический результат заключается в упрощении устройства за счет уменьшения количества типов используемых логических элементов при сохранении функциональных возможностей прототипа.