Синхронизатор двух командт'2свсоюзнд"; iu:.-;::rt.^ri,,.tr|- k::-'r;.!v^:

 

3746 0l

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Сове Советских

Социалистических

Республик

Зависимое от авт. свидетельства №

Заявлено 13.17.1971 (№ 1646526 18-24) М. Кл. б 06f 9/00 с присоединением заявки №

Приоритет

Опубликовано 20.111,1973, Бюллетень № 15

Дата опубликования описания 1 VI.1973 йовитет по ползя изобретений и открытий при Совете Министров

СССР

УДК 681.326.3(088.8) Авторы изобретения

Заявитель

А. И. Недашковский и В. С. Гутников

Ленинградский ордена Ленина политехнический институт им. М. И. Калинина

СИНХРОНИЗАТОР ДВУХ КОМАНД

Изобретение относится к электроизмерительной вычислительной технике и может найти применение при построении частотно-цифровых приборов, в частности приборов, измерение в которых производится в примыкающих интервалах.

Известно устройство, которое осуществляет синхронизацию импульсов двух независимых одна от другой частот импульсами тактовой (опорной) частоты. Устройство содержит тактовый триггер и дза одинаковых тракта, ка>кдый из которых состоит из триггера, элемента совпадения и одновибратора.

Устройство обладает тем недостатком, что очередность появления выходных импульсов зависит не только от порядка поступления импульсов входных частот, но и от состояния тактового триггера. Если с приходом одного импульса входной частоты с выхода каждого тракта необходимо получить серию импульсов, управляющих рядом последовательных операций, триггеры трактов можно заменить на делители частоты или регистры. Однако при этом осуществление одной из последовательностей операций не исключает выполнения в то >ке время другой.

Указанные недостатки не позволяют использовать устройство, когда требуется учитывать очередность поступления входных команд и запрещать выполнение одной из последовательностей операций на время выполнения второй.

Для расширения функциональных возможностей предлагаемое устройство содержит две схемы «ИЛИ» и триггер памяти, входы которого подключены к двум схемам «ИЛИ», а выходы к третьим входам соответствующих схем

«И», входы первой схемы «ИЛИ» соединены с единичными выходами триггеров, а входы второй схемы «ИЛИ» — с нулевыми выходами этих триггеров.

На чертеже изображена схема предлагаемого устройства.

Устройство содержит триггеры 1 и 2, схемы

15 «И» 8 и 4, схемы «ИЛИ» б и б, триггеры 7 памяти.

Если синхронизатор осуществляет синхронизацию двух отдельных команд, точки а и b на чертеже соединяют. Если требуется произ20 водить синхронизацию двух независимых последовательностей операций, между точками а и b необходимо установить делители или регистры, число состояний которых определяется количеством необходимых операций.

25 Для простоты рассмотрим случай синхронизации двух независимых команд (точки а и b соединены) .

Отдельные узлы устройства связаны между собой следующими функциональными зависи3Q мостями, Команды А и B подаются на устапо374601 вочные входы триггеров 1 и 2, на вторые входы которых подаются импульсы тактовой частоты f, с выхода схем «И» 8 и 4. Прохождение импульсов частоты f, через схемы «И»

8 и 4 зависит от состояния триггера памяти 7 и синхронизирующих триггеров 1 и 2. Левые выходы триггеров 1 и 2 соединены со входами схемы «ИЛИ» 5, выход которой соединен с левым установочным входом триггера памяти 7. Правые входы триггеров 1 и 2 соединены со входами схемы «ИЛИ» б, а выход ее — с правым установочным входом триггера памяти 7. Выходная команда А„соответствующая входной команде Л, снимается с правого выхода триггера 1, команда В, — с левого выхода триггера 2.

Работа устройства осуществляется следующим образом.

В исходном положении триггер 1 находится в состоянии «О», триггер 2 — в состоянии «1». (Будем считать, что состояние «О» характеризуется наличием на правом выходе триггера нулевого потенциала, состояние «1» — поло>кительного потенциала). Нулевой потенциал с правого выхода триггера 1 блокирует прохо>кдение импульсов тактовой частоты /, через схему «И» 8 на вход триггера 1. Аналогично, нулевой потенциал с левого выхода триггера

2 блокирует прохождение импульсов тактовой частоты f, через схему «И» 4 на вход триггера 2. Триггер памяти 7 может находиться в любом состоянии. Устройство находится в состоянии ожидания поступления входных команд Л и В.

Возможны три варианта появления этих команд: команды не накладываются одна на другую (например, команда А поступает на вход триггера 1 в момент, когда схема находится в исходном ждущем состоянии); команды накладываются одна на другую (например, команда В появляется в момент, когда не закончено формирование команды Л„ обусловленной появлением команды А); команды Л и В появляются одновременно.

Рассмотрим первый случай работы устройства. Пусть триггер памяти 7 находится в состоянии «1». Следовательно, с первого выхода

его снимается положительный потенциал «1», Приход команды Л вызовет переход «единиц໠— «нуль» на правом входе триггера 1, что приводит к опрокидыванию последнего в состояние «1». Потенциал с правого выхода этого триггера подается на один нз управляющих входов схемы «И» 8 и на левый выход устройства. К обоим входам схемы «ИЛИ»

5 оказывается прило>кенным нулевой потенциал. Это приводит к установке триггера памяти 7 в состоянии «О», а следовательно, к подаче потенциала «1» с левого выхода триггера памяти 7 на второй управляющий вход схемы «И» 8. Импульс тактовой частоты f, черз открытую схему «И» 8 пройдет на левый вход триггера 1 и установит его в состояние

«О». Появившийся в результате этого нулевой потенциал на правом выходе триггера 1 блоки10

60 рует прохождение следующего импульса частоты f„через схему «И» 8.

Схема возвращается, таким образом, в исходное состояние, а с левого выхода ее снимается отрицательный (исполнительный) фронт выходной команды А,.

Чтобы пояснить работу устройства во втором варианте, укажем лишь на тот факт, что с приходом команды А триггер 1 через схему

«ИЛИ» б поддерживает на правом входе триггера памяти 7 потенциал «1». В силуэтого команда В, пришедшая до окончания формирования выходной команды А„опрокинет триггер 2, но не воздействует на триггер памяти 7. После того, как закончится формирование выходной команды Л„а следовательно, триггер 1 установится в состояние «О», потенциал на выходе схемы «ИЛИ» б станет равным нулю и опрокинет триггер памяти 7.

При этом к обоим управляющим входам схемы «И» 4 оказывается приложен потенциал «1». Импульс частоты, через схему «И» 4 поступает на правый вход триггера 2, формируя отрицательный (исполнительный) фронт команды В,. Схема возвращается в исходное ждущее состояние.

В случае, если команды А и В приходят на входы устройства одновременно, на управляющие входы схем «И» 8 и 4 поступает разрешающий положительный потенциал «1» с соответствующих выходов триггеров 1 и 2. Однако изменения потенциала на входах триггера 7 памяти не произойдет, и он останется в предшествующем этому состоянии. Импульс тактовой частоты f, поступит на вход триггера 1 или 2, а следовательно, будет сформирована команда А, или В, в зависимости от того, на вход какой схемы «И» (8 или 4) подается разрешающий сигнал с одного из выходов триггера памяти 7, Вторая выходная команда будет сформирована по окончании формирования первой.

Предмет изобретения

Синхронизатор двух команд, содержащий два триггера, единичный вход первого из которых соединен с первой схемой «И», а нулевой вход — с первым входoм синхронизатора, единичный вход второго триггера подключен ко второму входу синхронизатора, а нулевой вход — ко второй схеме «И», первые входы схем «И» связаны с третьим входом синхронизатора, а вторые — с нулевым и единичным выходами соответствующих триггеров, отличаюи1ийся тем, что, с целью расширения функциональных возмо>кностей, QH содержит две схемы «ИЛИ» и триггер памяти, входы которого подключены к двум схемам «ИЛИ», а выходы к третьим входам соответствующих схем «И», входы первой схемы «ИЛИ» соединены с единичными выходами триггеров, а входы второй схемы «ИЛИ» — с нулевыми выходами этих триггеров.

374601

Составитель В. Орлова

Редактор Н. Данилович Техред Т. Ускова

Корректор E. Сапунова

Заказ 1561/6 Изд. № 374 Тираж 647 Подписное

ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР

Москва, Ж-35, Раушская наб., д. 4/5

Типография, пр. Сапунова, 2