Однородная цифровая интегрирующая структура

 

1..:

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

398983

Союз Советских

Социалистических

Республик

Зависимое от авт. свидетельства №вЂ”

Заявлено 08ЛХ.1971 (№ 1694785/18-24) с присоединением заявки №вЂ”

Приоритет—

Опубликовано 27ЛХ.1973. Бюллетень № 38

Дата опубликования описания 5.III.1974

М.Кл. G 061 1/00

G 061 7/ОО

Государственный комитет

Совета Министров СССР оо делам изобретений и открытий

УДК 681.325.65(088.8) Авторы изобретения

А. Н. Мелихов, В. Ф. Гузик, Н. И. Денисенко и Р. М. Крюков

Таганрогский радиотехнический институт

Заявитель

ОДНОРОДНАЯ ЦИФРОВАЯ И НТЕГРИРУЮЩАЯ СТРУКТУРА

Изобретение относится к области вычислительной техники и предназначено для выполнения арифметических и логических операций методами цифрового интегрирования.

Известны цифровые интегрирующие структуры, содержащие цифровые интеграторы, блок коммутации, блок управления; передача приращений в таких структурах осуществляется с помощью двух каналов; при этом отсутствует выравнивание задержек информации в каналах разной длины.

Предложенная структура отличается тем, что выходы всех выходных вентилей каждого цифрового интегратора соединены через схему

«ИЛИ» с соответствующим входом блока коммутации; входы первых и вторых выходных вентилей всех цифровых интеграторов соединены с первой и второй управляющими шинами блока управления соответственно, выходы первых и вторых выходных вентилей блока коммутации соединены с единичными входамч триггеров первой и второй групп соответственно, единичные входы всех триггеров соединены со входами соответствующих цифровых интеграторов, входы первых и вторых вентилей блока коммутации соединены соответственно с первой и второй управляющими шинами блока управления.

Это позволяет повысить эффективность использования структуры и ее надежность за

2 счет того, что вычисленные приращения +65 в каждом решающем блоке структуры не передаются немедленно па входы решающих блоков, а запоминаются триггерами; считывание информации в каналы связи осуществляется синхронно дважды за шаг интегрирования, а прием ее — каждый раз в начале новой операции; при этом число коммутирующих элементов и шин передачи приращений уменьшается

10 в два раза.

На фиг. 1 изображена схема устройства; на фиг. 2 — функциональная схема структуры в режиме решения уравнения Бесселя.

Структура содержит (фиг. 1) цифровые ин15 теграторы 1 с выходными шинами 2 и 8 приращений +Ь5 и — Л5 соответственно; первую управляющую шину 4, по которой подается сигнал разрешения обмена приращениям +65 между цифровыми интеграторами, блок управ2р ления 5; выходные вентили б цифровых интеграторов для передачи в каналы связи приращений +Л5; блок коммутации 7; схемы

«ИЛИ» 8; выходные вентили 9 блока коммутации, триггеры 10 для приема приращений +AS, вторую управляющую шину 11, по которой подается сигнал разрешения обмена приращениями — Л5 между цифровыми интеграторами; выходные вентили 12 цифровых интеграторов для передачи приращений — Л5, выходные з0 вентили 18 блока коммутации для приема из

398983

3 каналов связи приращений — ЛЯ; триггеры 14 для приема приращений — AS; выходную шину сброса 15 блока управления; шину 1б ввода информации в цифровые интеграторы.

В режиме решения уравнений Бесселя структура содержит (фиг.2) задающие цифровые интеграторы 17, 18, 19, переменными интегрирования которых являются независимые переменные ЛХ; цифровые интеграторы 20 — 25, зависимые от задающих (их переменные интегрирования формируются интеграторами 17 — 19), шину 2б ввода независимой переменной, шину 27 вывода вычисленной функции.

Устройство работает следующим образом.

Цифровые интеграторы 1 могут в конце каждой интеграции выдавать приращения

+Л5, — AS или О, Приращения +Л5 выдаются по выходным шинам 2, приращения — AS по выходным шинам 8, а нулевому приращению соответствует отсутствие значащих приращений на указанных шинах.

С первым тактом новой итерации по управляющей шине 4 из блока управления 5 выдается сигнал разрешения длительностью Т(2 (где Т вЂ” длительность итерации) вентилям б на отправление в каналы связи положительных приращений и вентилям 9 — на прием этих приращений. При этом значащие приращения через схемы «ИЛИ» 8, блок коммутации 7 и открытые вентили 9 устанавливают триггеры 10 в единичные состояния. Блок коммутации должен быть таким, чтобы самый длинный из возможных каналов связи производил задержку информации на время, меньшее

Т 2. Поэтому за указанное время все положительные приращения фиксируются триггерами 10.

В такте, IIB÷èïàþùñìñÿ в момент Т12, снимается сигнал разрешения с управляющей шины 4 на обмен положительными прираще«:иями между цифровыми интеграторами 1, и по управляющей шине 11 выдается сигнал разрешения (длительностью до конца итерации) вентилям 12 на отправление в каналы связи отрицательных приращений, а вентилям 18— на прием этих приращений. Значащие приращения через схемы «ИЛИ» 8 по тем же каналам через открытые вентили И устанавливают триггеры 14 в единичные состояния.

В конце каждой итерации по шине 15 на триггеры 10 и 14 подается обнуляющий импульс, опрашивающий их состояния. Триггеры, зафиксировавшие положительные или отрицательные приращения, при обнулении считывают их в виде одиночных импульсов в цифровые интеграторы, а триггеры, зафиксировавшие нулевые приращения, подтверждают свои состояния. После этого блок коммутации 7 оказывается готовым для передачи очередных приращений. С первым тактом новой итерации а5 Однородная цифровая интегрирующая структура, содержащая цифровые интеграторы с выходными вентилями, блок коммутации с выходными вентилями, блок управления, выходные информационные шины которого соедине4р ны со входами соответствующих цифровых интеграторов, две группы триггеров, нулевые входы которых соединены с выходной шиной сброса блока управления, и схемы «ИЛИ», отличающаяся тем, что, с целью повышения

45 эффективности использования структуры и ее надежности, выходы всех выходных вентилей каждого цифрового интегратор а соединены через схему «ИЛИ» с соответствующим входом блока коммутации, входы первых и вторых выходных вентилей всех цифровых интеграторов соединены с первой и второй управляющими шинами блока управления соответственно, выходы первых и вторых выходных вентилей блока коммутации соединены с единичными

55 входами триггеров первой и второй групп соответственно, единичные выходы всех триггеров соединены со входами соответствующих цифровых интеграторов, входы первых и вторых вентилей блока коммутации соединены со50 ответственно с первой и второй управляющими шинами блока управления.

1О

4 процесс обмена приращениями между цифровыми интеграторами повторяется.

Таким образом, совмещение каналов связи с выравниванием задержек приращения в каналах разной длины влечет к смещению процесса решения на одну итерацию без изменения алгоритма решения.

При работе структуры в режиме решения уравнений Бесселя (фиг. 2) в первом шаге интегрирования отличные от нуля приращения могут появиться лишь на выходах интеграторов 17, 18 и 19, на входы которых по шине 2б подаются приращения независимой переменной ЛХ. На выходах остальных интеграторов образуются нулевые приращения. При этом указанные приращения поступают в каналы связи, и во втором шаге интегрирования вновь только интеграторы 17 — 19 могут сформировать ненулевые приращения. Процесс формирования приращений с интеграторов 20 — 25 по петлям обратной связи начинается лишь с началом третьего шага интегрирования. В дальнейшем процесс решения задачи в структуре аналогичен процессу решения с незадержанным обменом приращениями между интеграто рами.

Таким образом, количество шагов интегрирования в структуре увеличивается по сравнению с обычной структурой на один шаг. Этот шаг необходим для заполнения каналов связи.

Предмет изобретения

398983

Рие1

Составитель В. Игнатущенко

Техред Л. Грачева

Редактор Б. Нанкнна

Корректор Л. Орлова

Заказ 6445

Подписное

Загорская типография

Изд. ¹ 1953 Тираж 647

ЦНИИПИ Государственноге комитета Совета Министров СССР. по делам изобретений и открытий

Москва, 7К-35, Раушская наб., д. 4/5