Устройство для контроля информационного тракта «запоминающее устройство команд — процессор»

 

408309

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

Е АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик

: „gSHAl, .::;q,4;Н. »1»

Ь» Э кнб.:

Зависимое от авт. свидетельства №

Заявлено ОЗ.VI.1971 (№ 1666132/18-24) с присоединением заявки №

Приоритет

Опубликовано 10.Х11.1973. Бюллетень № 47

Дата опубликования описания 15.1Ч.1974

М. Кл, G 061 11/10

G 061 13/00 государственный комитет

Совета Министров СССР оо делам изобретений и отира тий

УДК 681.327.66 (088.8) Авторы изобретения

Ю. К, Судьин, О, С. Горбачев, Ю. М. Виноградов и E. И. Жуков

Заявитель

УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ИНФОРМАЦИОННОГО ТРАКТА

«ЗАПОМИНАЮ1ЦЕЕ УСТРОЙСТВО КОМАНД вЂ” ПРОЦЕССОР> а„а„... а„

a2Р»а ° aat а, аф аЛ а, . ah а Аи

20 ад, ае, ае1 ае

Изобретение относится к вычислительной технике.

Известны устройства контроля информационного тракта запоминающее устройство (ЗУ) команд — процессор, содержащее схему контроля на четность, соединенную с выходным регистром запоминающего устройства, и схему управления, вход которой подключен к выходу схемы контроля на четность, входные и выходные вентили.

Недостаток этих устройств — отсутствие коррекции обнаруживаемых ошибок. В то же время известные устройства обнаружения и коррекции ошибок с применением контрольных кодов используют значительное количество дополнительного оборудования.

Цель изобретения — повышение надежности работы устройства.

Поставленная цель достигается тем, что в устройство введен сумматор по модулю 2, счетный вход каждого разряда которого соединен с выходом входных вентилей, первые входы которых соединены со схемой управления, а вторые — с выходным регистром запоминающего устройства, выходы сумматора по модулю 2 соединены со входами выходных вентилей, вторые входы которых соединены со схемой управления, а выходы — со входом выходного регистра.

В одну из ячеек ЗУ, разбитого на зоны по

/с слов (величина k выбирается в зависимости от необходимой скорости исправления ошибки), записывается контрольная сумма слов зо5 ны по модулю 2.

После обнаружения устойчивого сбоя в слове, поступившем из ЗУ в выходной регистр памяти, оно суммируется по модулю 2 с массивом зоны, содержащим это число, и в том чис10 ле с контрольной суммой, что дает возможность на выходе регистра, суммирующего по модулю 2, получить исправленное число.

Представим зону ЗУ из k/m-разрядных слов в виде матрицы

15 где — /е-ая строка представляет собой контрольную сумму k — 1 строк по модулю 2. е — 1

25 а, — g а, mod2=(n+aj,)mod2, 1=I где=а= а,— а;, (Предположим, что в строке (слове) 1 в 1-ом столбце (разряде) появилась ошибка Х;, .

408309 а;,.

"лп ад„, 40

В этом случае матрица примет вид а„а„... а,... а1„

Тогда сумма по и — 1 строкам i-ого столбца (для простоты рассматривают суммирование по модулю 2 только в одном разряде памяти) будет а, (а, — а;, + Л„. ) mod 2 = (и + Л„) mod 2, Просуммировав по модулю 2 Х., и i-ый столбец матрицы В, получают

S =(X„+a>, +а, )mod2=

=(л, +и+л, +и+а7, )птас12=

= 12 (Л, + и) + а ) mod 2 = а ..

Получают исходную информацию.

Таким образом можно исправлять информацию в любом разряде одного слова памяти для каждой зоны из Й слов.

На чертеже приведена структурная схема, реализующая исправление обнаруживаемых ошибок в информационном тракте «ЗУ команд — процессор». При решении ЦВМ некоторой задачи производится систематический запрос ЗУ и считывание информации из ЗУ по информационным шипам 1 в выходной регистр запоминающего устройства 2, При этом информация, поступающая из регистра цамяти в процессор, постоянна контролируется схемой контроля по четности 3.

Цходцые вентили 4, управляющие передачей числа из регистра памяти на регистр-сумматор 5, суммирующий по модулю 2, выходные вентили 6, управляющие передачей числа из суммирующего регистра 5, закрыть сигналам единичного уроцня.

Рр11 появдени11 в регистре памяти искаженной информации схема контроля вырабатывает сортветствующий сигнал, который поступает в схему управления 7.

Схема управления вырабатывает сигнал блокировки микроопераций и нраизводит повторный запрос ЗУ по этому же адресу.

При трехкратном считывании искаженной информации по этому адресу сбой считается устойчивым.

В этом случае схема управления вырабатывает сигнал сброса регистра 5 (шина сброса на схеме не показана) и записывает адрес отказавшей ячейки в адресный регистр в устройстве приоритетного прерывания по имею5

35 щемуся каналу связи счетчик команд — адресный регистр у.стройства приоритетного прерывания.

После этого схема управления записывает начальный адрес зоны ЗУ, в которой имеется нарушение информации (начальный адрес зоны ЗУ получают сбросом младших разрядов счетчика команд).

После этого схема управления открывает входные вентили 4 и выдает в ЗУ и последовательных запросов ЗУ, позволяющих опросить все слова неисправной зоны.

Это позволяет произвести неразрядное суммирование по модулю 2 неисправного слова со всей заданной зоной ЗУ, содержащей это слово (в том числе и с контрольной суммой).

Сигналом окончания суммирования служит сигнал переполнения соответствующих разрядов счетчика команд.

После окончания суммирования схема управления вырабатывает сигнал, закрывающий входные вентили 4, и открывает вентили б, что позволяет переписать исправленную информацию в регистр памяти.

Одновременно вырабатывается сигнал переписи адреса отказавшей ячейки из регистра памяти устройства приоритетного прерывания в счетчик команд, сигнал, снимающий блокировку микрооперации, и потом схема управления закрывает выходные вентили б.

Таким образом выполняется возврат в задачу и продолжается нормальное ее выполнение.

В предлагаемом устройстве может быть использована любая схема контроля информации на правильность считывания.

Предмет изобретения

Устройство для контроля информационного тракта «занаминающее устройство команд— процессор», содержащее схему контроля на четность, соединенную с выходным регистром запоминающего устройства, и схему управления, вход которой подключен к выходу схемы контроля на четность, входные и выходные вентили, отличающееся тем, что, с целью повышения надежности работы устройства, в него введен сумматор по модулю 2, счетный вход каждого разряда которого соединен с выходом входных вентилей, первые входы которых соединены со схемой управления, а вторые с выходным регистрам запоминающего устроиства, выходы сумматора по модулю 2 соединены со входами выходных вентилей, вторые входы которых соединены са схемой управления, а выходы — со входом выходного регистра запоминающего устройства.

408309

Составитель С. Громова

Техред A. Камышникова

Корректор Н. Аук

Редактор Т. Иванова

Типография, пр. Сапунова, 2

Заказ 836/4 Изд. № 312 Тираж 647 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

Москва, Ж-35, Раушская наб., д. 4j5