Логический элемент
О П И С А Н И Е () 4I4740
ИЗОБРЕТЕН ИЯ
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ
Союз Советских
Социалистических
Республик (61) Зависимое от авт. свидетельства— (22) Заявлено 12.07.72 (21) 1809644 26-9 (51) М. К.л. Н 03k 19/08 с присоединением заявки Мо—
Гасударственный комитет
Соввта Министров СССР по делам изобретений и открытий (32) Приоритет—
Опубликовано 05.11.19?4. Бюллетень М 5
Дата опубликования описания 16Л 11.1974 (53) УДК 621.374.325 (088.8) (72) Автор изобретения
Г. И. Берлинков (71) Заявитель (54) ЛОГИЧЕСКИЙ ЭЛЕМЕНТ
Изобретение относится к области вычислительной техники и, в частности, может найти
|широкое,применение при построении больших интегральных схем (БИС) .на МДП-структурах.
Известен логический элемент, содержащий логическую сборку и цепь тактирования па
МДП-транзисторах, в которой, сток управляющего транзистора соединен через логическую сборку с истоками нагрузочного и разделительного транзисторов, подключенных стоками соответственно к шине .напряжения питания и,к истоку зарядного транзистора, причем затворы пагрузочного и зарядного транзисторов подключены к первой шине таKTQBblx .импульсов, а затворы управляющего и разделительного транзисторов — .ко второй,шине тактовых импульсов.
Цель изобретения — увеличение быстродействия и уменьшение занимаемой схемой площади в интегральном, исполнении.
Это достигается тем, что сток зарядного транзистора подключен к стоку нагрузочного транзистора.
На чертеже представлена схема устройства.
Логический элемент соде ржит МДП-Tðàklзлсторы 1 — 4 цепей тактирования и логическую сборку 5. Затворы нагрузочного 1,и зарядного 2 транзисторов соединены между сосой .и с шиной 6 тактовых импульсов. Стоки транзисторов 1 и 2 соединены с шиной 7 источника питания, а его,исток — с одним .из полюсов логической сборки 5 и со стоком разделительного транзистора 3, исток кото рого соединен с истоком транзистора 2 и с Bblxoдом 8, а затвор — с шиной 9 тактoBblx импульсов,и с затвором управляющего транзистора 4, сток которого подключен ко второму полю!су логической сборки 5, а исток — к ссщей шине. Логический элемент также содержит обобщенныГ вход 10 и емкостную нагрузку 11.
Во время действия открывающего напряжения па затворах транзисторов I,II 2 осуществляется пред варитель ый заряд емкостной нагрузки 11 через зарядный транзистор 2.
Одновременный предзаряд емкости логической сборки 5 через нагрузочныГ транзистор
1 позволяет исключить эффект,перераспределения заряда во время следующего такта— такта установки пнформацшк когда открывающее напряжение на затворах транзисторов
3 и 4 осуществляет опрос состояния логической сосрки 5. В завислмости от того, замкнута она илп разомкнута, происходит разряд емкостной нагрузки 11 или па ней сохраняется высокий .уровень напряжения.
При отсутствии .импульсов на шинах 6 и 9 на выходе 8 сохраняется записанное значение
414740
Предмет изобретения
Составитель H. Дубровская
Текред Т. Курилко Корректор Л. Царькова
Редактор Т. Загребельная
Заказ 625 Изд. М 444 Тира>к 811 Подписное
ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий
Москва, Ж-35, Раушская наб., д. 4/5
Тип. Харьк. фил. пред. <<Патент» информации, которое при этом управляет работой последующих устройств, подключенных ск выходу.
Устройство обладает повышенным быстродействием, так как заряд емкостной нагрузки осуществляется через один, а не через два транзистора, а лредзаряд емкости логической сборки происходит раздельно от предзаряда емкостной нагрузки, поэтому скорость заряда обоих узлов оказывается выше.
При,построении устройства с,иепользованием матричной сетки диф фузионнь1х областей и металлизированных,ш ин, пригменяемых при машинном проектировании топологии сложных микросхем, цепи тактирован ия, включающие транзисторы 1 — 8, реализуются на площади, занимающей п рямоугольник со сторонами,,равными удвоенному шагу в сетке по вертикали (диффузионные области) и по горизонтали.
Логический элемент, содержащий логическую сборку и цепь тактирования на МЛПтранзисторах, в котором сток управляющего транзистора соединен через логическую сборку с истоками нагрузочного и,разделительного транзисторов, подключенных стоками соответственно к шине напряжения питания и к .истоку зарядного гранзистора, причем затворы нагрузочного и зарядного транзисторо.: подключены к первой шине тактовых импульсов, а затворы управляющего и разделитель,ного транзисторов — .ко второй шине такто15 вых импульсов, отличающийся тем, что, с целью увеличения быстродействия и уменьшения занимаемой схемой площади в интегральном исполнении, в нем сток зарядного транзистора соединен со стоком нагрузочного тр а нзи с гор а.
