Частотно-импульсное множительно- делительное устройство

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (ii) 432498

Союз Советских

Социапистических

Республик (61) Зависимое от авт. свидетельства (22) Заявлено 26.06.72 (21) 1800989/18-24 с присоединением заявки ¹ (32) Приоритет

Опубликовано 15.06.74. Бюллетень № 22

Дата опубликования описания 01.11.74 (51) М. Кл. G 06f 7/52

Гасударственный камитет

Савета Министров СССР по делам изобретений и аткрытии (53) УДК 681.32(088.8) (72) Автор изобретения

A. Б. Путилин

Северо-западный заочный политехнический институт (71) Заявитель (54) ЧАСТОТНО-ИМПУЛЬСНОЕ МНО)КИТЕЛЬНОДЕЛИТЕЛЬНОЕ УСТРОЙСТВО

Изобретение относится к области аналоговой вычислительной техники и может быть использовано при построении специализированных вычислителей и устройств функциональной обработки частотной информации.

Известны частотно-импульсные множительно-делительные устройства, содержащие двоичный умножитель частоты, одни входы схем совпадения которого подключены к выходам делителя частоты, а другие — к выходам реверсивного счетчика. Суммирующие и вычитающие входы реверсивного счетчика через схемы совпадения соединены с выходами двух логических триггерных колец, причем оба входа первого и один вход второго логических триггерных колец подключены к входам множительно-делительного устройства, а другой вход второго логического триггерного кольца соединен с выходом двоичного умножителя.

Такие устройства имеют пониженную точность при выполнении деления и не могут выполнять множительно-делительные операции, если число входных величин больше трех.

В целях устранения указанных недостатков в м нож ительно-делительное устройство введены дополнительные вычислительные блоки. Каждый вычислительный блок имеет логическое триггерное кольцо, выход которого через схему совпадения подключен к вычитающему входу реверсивного счетчика. Выходы реверсивного счетчика соединены с входами схем совпадения двоичного умножения, выход которого подключен к входу вычислительного блока. Вычислительные б токи включены последовательно, т, е. выход каждого предыдущего вычислительного блока соединен с суммирующим входом реверсивного счетчика последующего вычислительного блока, кроме выхода последнего вычислительного то блока, который соединен с входами логических триггерпых колец всех вычислительных блоков.

На чертеже показана блок-с: ема предлагаемого устройства.

15 Входная частота F< поступает на суммирующий вход реверсивного счетчика 1;. I-In вычитающие входы реверсивных счетчиков l i, l2, ..., l„через схемы 2ь 2-, ..., 2„совпадения с логических триггерны; колец Зь 32, ..., 20 3„ проходят соответственно входные частоты

F2з F3i ° ° Fn+i.

Выходы реверсивных счетчиков управляют работой двоичных умножителей 41, 42...., 4„, на импульсные входы схем совпадения кото25 рых поступает частота с делителя 5 частоты.

Частота с выхода схемы «ИЛИ» умцожнтеля

4j подается на суммирующий вход счетчика

12, с вь|хода умножителя 4 поступает на суммирующий вход счетчика lз и т. д,, причем

30 частота с выхода умножителя 4„поступает

432498 на входы логических триггерных колец, являясь сигналом отрицательной обратной связи.

Благодаря отрицательной обратной связи для входов каждого реверсивного счетчика соблюдаются равенства Я,1 —,, д где N;+, N; — количество импульсов на суммирующем и вычитающем входах 1.-10 счетчика.

Иначе приведенные равенства можно записать

1 t

РФ вЂ” (й = О;

F о о

С (1+1> о о.с

Fl+ 2 где Рь F2, ..., Fi — входные частоты, Е „F Р,(+ > — опорные частоты, F,, — результирующие частоты на выходах вычислительных блоков, F, — частота в канале отрицательной обратной связи.

Для установившегося во времени процессса выражение для частоты на выходе 1 -го вычислительного блока имеет вид

F, .=А1

F Fi1 !

+2

F(1 -1) где А1 — постоянная, определяемая с о

Fo" 1 соотношением опорных частот.

Таким образом, частота па выходе каждого вычислительного блока пропорциональна произведению выходной частоты предыдущего блока и отношения входных частот этого и

5 последующего вычислительных блоков.

Предмет изобретения

Частотно-импульсное множительно-делительное устройство, содержащее делитель частоты и вычислительный блок, выполненный па логическом триггерпом кольце, выход ко15 торого через схему совпадения соединен с вычитающим входом реверсивного счетчика, выходы разрядов реверсивного счетчика подключены к входам схем совпадения двоичного умпожителя частоты, вторые входы которых под20 ключены к выходам разрядов делителя частоты, отличаю 1цееся тем, что, с целью повышения точности при выполнении множительно-делительной операции для нескольких величин, в него введены дополнительные вычислительные блоки, причем суммирующий вход реверсивного счетчика первого вычислительного блока соединен с входом первого сомножителя, выход двоичного умножителя частоты каждого предыдущего вычислитель30 ного блока соединен с суммирующим входом реверсивного счетчика последующего вь(числительного блока, выход двоичного умножители частоты последнего вычислительного блока подключен к входам всех логических

35 .триггерных колец, а вторые входы схем совпадения двоичных умножителей частоты всех вычислительных блоков соединены с выход ными разрядами делителя частоты.