Многоканальный инфранижочастотный цифровш коррелятор

 

ОПИСАНИЕ <»i 4u4ss

ИЗОБРЕТЕН ИЯ

Союз Советских

Социалистимеских ртаспублик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Зависимое от авт. свидетепьства(22) Заявлено 12.04.72 (21) 1771860/18-24 (51) М. Кл. 06 Я15/34 с присоединением заявки Ла (32)Приорнтет—

Гаауларстаанний каинтат

Сааата Мнннстраа СССР аа делам нэааратаннй и атнритнй

Опубликовано28 06 74,Бюллетень М 23 (бЗ) УДК 681 326 (088.8) Дата опубликования оцисания30.07.75 (72) Авторы изобретения

Г. Я. Бахчиев, Э. А. Саакян и П. И. Погребецкий

C . с

l (71) Заявитель

Тбилисский филиал Всесоюзного научно-исследовательского института метрологии им. Д. И. Менделеева (54) МНОГОКАНАЛЬНЫЙ ИНФРАНИЗКОЧАСТОТНЫИ

ЦИФРОВОЙ КОРРЕЛЯТОР

Изобретение относится к области вычислительной техники, а именно, к вычислителям статистических параметров случайных процессов.

Известные многоканальные цифровые корреляторы параллельно-последовательного действия, содержащие двухканальный преобразователь аналог-код, узел смещения, многокаскадный сдвиговый регистр, счетчики, делитель частоты, три схемы совпадения и 10 два триггера, соединенные единичными выходами с первыми входами первой и треть-

oN схем оовцадекия, кулевоя выход втЬрого триггера, кроме того, ооедииеи о иерв»тм виодом второе охемы оовттадеиивт а !Ь

ore едииичиый виод о ииформациоивым выходом делителя частоты, выход второй схемы совпадения подсоединен к информационному входу делителя частоты, позволяют производить корреляционный анализ от- 20 носительно высокочастотных процессов.

- Однако такие устройства используют сравнительно большое количество оборудования. В то же время для анализа инфра,ниэкочастотных процессов можно значитель- 25

2 но сократить объем оборудования, необходимый для построения коррелятора, что и является целью изобретения.

Пос аженная цель достигается тем, что выход синхронизации преобразователя соеди нен со вторым входом первой схемы совпадения, выход которой подключен к вторым входам второй и третьей схем совпадения, выход второй схемы совпадения соединен с входами опросов старших разрядов всех каскадов регистра сдвига, выход третьей схемы совпадения подключен к входам. уд воекик делителя частоты, к нулевому входу второго триггера и к оиихроии@ирутотдим аао» дам воеи каокадов региотров одвигат иктор мациюиине выходы впа омющейни 13og_#_no» чеиы к входам нарвало* каеиада региотра сдвига и установки коэффициента деления делителя соответственно, а управляющий выход соединен с единичным входом первого триггера, нулевым входом связанного с управляющим выходом делителя частоты и с входом опроса ..знаковых разрядов поканальиых счетчиков, счетные выходы младших разрядов кбторых связаны с информа433486 ционными выходамн знаковях Разрядов тех же счетчиков и информащгонными выходами огарших разрядов соотвг-.гствуюпшх каскаНа чертеже приведена блок-схема предлагаемого устройства, Она содержит двухканальный преобразователь 1 типа аналог -код, узел смешения 2, многокаскадный Регистр сдвига 3, делитель 4 частоты, тригггер 5, логические схемы совпадения 6 и 7, триггер 8, схему совпадения 9 и поканальные счетчики 10.

Преобразователь 1 имеет два информационных входа 11 и 12, два информационных выхода, подключенных к входам узла смешении 2, и шину генерации синхроимпульсов, связанную с импульсным входом схемы И 6.

Информационные выходы узла смещения

2 порознь подключены соответственно к входным шинам младшего каскада g -каскадного регистра сдвига 3 и к входным шинам установки коэффициента деления делителя частоты 4. Управляющий выход узла 2 связан с единичным входом триггера 5, единичным потенциальным выходом соединенного с управляющим входом схемы

И 6, выход которой связан с импульсными входами схем И 7 и 9, управляющими входами подключенных к нулевому и единичному потенциальным выходам соответственно триггера 8.

Каждый каскад сдвигового регистра 3 состоит из )тг разрядов, причем выход стяршег о разряда предыдущего каскада связан со входом младшего разряда последующего каскада; )? -ый разряд каждого каскада снабжен выходной схемой И (ня чертеже она не показана), упрявлякниим входом связанную с единичным потенциальным выходом г?г -ro разряда, а импуJkkñíûå входы схем И всех каскадов подключены к информационн л«у входу делителя частоты 4 и к выходу схемы И 7. Сдвиговяя шина регистра сдвига 3 подключена к выходу схемы И 9, нулевому входу триггера 8 и к входу удвоения коэффициента деления делителя частоты 4, а выход по,следнего соединен с единичным входом триггера R.

Каждый поканальный (2щ < )-разрядный счетчик снабжен триггером знака, нулевым потенциальным выходом подключенным к управляющему входу схемы И (на чертеже она не показана), выходом связанную параллельно с выходо а вентиля соответствующего каскада сдвигового регистра 3, с выходом младшего Разряда того же счетчика 10. Опросные входы знаковых схем И всех счетчиков объединены с н улевым входом триггера 5 и с управлявшим выходом признака завершения Я кратного удвоения коэффициента деления делителя частоты 4.

5 Преобразователь 1 производит преобразование ординат знакопеременных сигналов о Q

Х(Ци g(t} в моменты времени t„в соотиетствуюшие дискретные отсчеты Х(М) и

lO 3(а } .

Узел 2 осуществляет смешение дискрет

o .. o .

)((д } и Ы) на веггичину g с песледуюншм делением смещенных дискрет !

$ o о .

Х(Иф+ (ЧС„" g(" ) + 4en на два.

I г Х(АЛЬТ) йсгг ч

° Результаты деления С и перезаписываются соответу(t,ä7) + g

2 ственно в младший каскад. сдвигового регистра 3 и в делитель частоты 4, 2m стафших и знаковый разряды счетчика К -го канала отведены под целую и знаковую части корреляционного момента Я,, (gg Ц

25 ху а младших разрядов — под дробную часть указанного числа.

Цепи начальных установок с целью упрощения на чертеже не отражены, В исходном положении триггеры 5 и 8 находятся в положении нуля, схемы И 6 и 9 закрыты, а схема И 7 открыта. В каж дом из счетчиков зафиксирован инверсный

1 1 код числа N(54 "К + — 1 а в их

35 СИ Сн знаковых разрядах - код единицы. Знаковые схемы И счетчиков 10 по управляющим входам закрыты.

Анализ осуществляется в течение hl

4О циклов. Каждый цикл включает fl1 +2 этапа.

На первом этапе каждого цикла производится преобразование ординат исследуемых сигналов в дискретные отсчеты.

Второй этап включает процедуру смешения дискретных отсчетов на величину М см ! с последующим делением смещенных дискрет иа два и разглешением результатов деления соответственно в младшем каскаде сдвигового регистра 3 и в делителе частоты 4.

Последующие ttl ° этапов отводятся на операцию умножения, которая распад«ется на 1 частичных умножений. Процесс умножения совмещается с процедурой сдвига информации в сдвиговом регистре 3. Поэтому после завершения умножения информация оказывается перезаписянной из кажЛого предыдущего каскада в последующий. циклу анализа, который осуществляется в описанной последовательности

В apogecce завершения каждого цикла проводится опрос знаковых разрядов всех счетчиков при помоши управляющего сигнала делителя частоты 4. При этом в отдельно взятом счетчике возможна лишь однократная передача сигнала в младший его разряд.

Это происходит в момент превышения текущего результата статистического накопления парных произведений дискретных отсчетов, сдвинутых на заданный аргумент, над ,числом, заложенным в счетчике при его начальной установке.

С набором статистической выборки 5lв2ФФ старших и 6 младших разрядах счетчика К -го канала фиксируются коды соответственно целой и дробной частей искомой оценки 1(-ой ординаты корреляци- онной функции g (K> L, 1, а в знако34х вом разряде - знак получаемой оценки.

Предмет изобретения

Многоканальный инфранизкочастотный цифровой коррелятор, содержащий двухканальный преобразователь аналог-код, узел смещения, многокаскадный сдвиговой регистр, счетчики, делитель частоты, три схемы совпадения и два триггера, соединенные единичными выходами с первыми входами первой и третьей схем совпадения, нулевой выход второго триггера, кроме того, соединен с первым входом второй схемы совпадения, а его единичный вход — с информационным выходом делителя частоты, I, выход второй схемы совпадения подсо единен к информационному входу делителя частоты,отличающийся тем, что, с целью сокращения количества оборудования, выход синхронизации преобразователя соединен со вторым входом первой схемы совпадения, выход которой подключен к вторым входам второй и третьей схем совпадения, выход второй схемы совпадения соединен с входами опросов, старших разрядов всех каскадов регистра сдвига, выход третьей схемы совпадения подключен к входам удвоения делителя частоты, к нулевому входу второго триггера и к синхронизирующим входам всех каскадов регистров сдвига, информационные выходы узла смещения подключены ко входам первого каскада регистра сдвига и установки коэффициента деления делителя соответственно, а управляющий выход соединен с единичным входом первого триггера, нулевым входом связанУстройство подготовлено к очередному 60

5 433486

Младший же каскад освобождается pmr . приема очередной дискреты.

Процедура умножения яачинаейся по ко манде, вырабатываемой на управляющем выходе узла смещеиия 2 после завершения перезаписи информации в младший каскад сдвигового регистра 3 и в делитель частоты 4. При этом схема И 6 открывается . по управляющему входу, в результате чего синхроимпульсы через схемы И 6 и 7 по- 10 ступанхг на вход делителя частоты 4 в количестве, равном величине установленного коэффициента деления. Одновременно с этим осуществляется и соответствующее укаэанному количеству число опросов старших 15 разрядов всех каскадов сдвигового регистра 3. На информационных выходах последних формируются пакеты импульсов, с числом импульсов последовательности, равным коэффициенту деления, только в тех щ каскадах, старшие разряды которых находнлнсь единичном положении. Указанное число им пульсов поступает на счетный вход соответствующих счетчиков 10. Частичное перемножение завершается с появлением вы- 25 ходного импульса делителя частоты 4, который перебрасывает триггер 8 в положе ние единицы. В результате схема И 7 закрывается, а И 9 открывается. Поэтому очередной импульс последовательности, 30 пройдя через схему И 9, осуществляет сдвиг кодов в регистре сдвига 3 на один разряд вправо, удваивает коэффициент деления в делителе частоты 4 и перебрасывает триггер 8 в положение нуля. Схема И 7 открывается, а И 9 закрывается.

На этом завершается первое частичное умножение и подготовка к очередному эта- пу.

В последующем этапе опрос старших 40 разрядов всех каскадов сдвигового регистра 3 осуществляется в удвоенном количестве, а с завершением процедуры опросов производится очередпой сдвиг дискретных отсчетов на один разряд, 45

Процесс умножения прекращается росле йВ -кратного удвоения коэффициента деления. При этом делитель частоты 4 сбрасывает на нуль коэффициент деления и формирует на управляющем выходе сигнал, б0 перебрасывающий триггер 5 в положения нуля. В результате дальнейшее продвижение синхроимпульсов в делитель частоты 4 и опрос старших разрядов всех каскадов сдвигового регистра 3 полностью прекращается.

Дискретные отсчеты в сдвиговом регистре

3 располагаются в соседних каскадах, а

,младщий каскад полностью освобожден.

433486

Составитель Е.Лотамонов 1 еаРед И.Карандашова 1горре, то Н.Учакина

РедакторО.Степина

Заказ g ..гЯ

Изд. Ж ф

Ч ираж 624

Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

Москва, 113035, Раушская наб., 4

Предприятие сПатент», Москва, Г-59, Бережковская наб., 24. ного с управляющим выходом делителя частоты и с входом опроса знаковых разрядов поканальных счетчиков, счетные входы младших разрядов которых связаны с информационными выходами знаковых разрядов тех.же счетчиков и информационными выходами старших разрядов соответствующих каскадов сдвигового регистра. е