Деллитель частоты на три на потенциальных элементах
чеоиеав милнатрка6Щ, () 455495
ОП ИСАНИЕ
ИЗОБРЕТЕН ИЯ
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Зависимое от авт. свидетельства— (22) Заявлено 07.06.73 (21) 1927796/26-9 с присоединением заявки №вЂ” (32) Приоритет—
Опубликовано 30,12.74. Бюллетень № 48
Союз Советских
Социалистических
Республик (51) М. Кл. Н 03k 23/02
Государственный комитет
Совета Министров СССР пп делам изобретений и открытий (53) УЛК 621.374.4 (088,8}
Дата опубликования описания 28.03.75
72) Автор изобретения
Г. И. Васильев (, 1) Заявитель (54) ДЕЛИТЕЛЬ ЧАСТОТЫ НА ТРИ НА ПОТЕНЦИАЛЬНЫХ
ЭЛ ЕМ Е НТАХ
Изобретение может быть применено в вычислительной и измерительной технике, а также в автоматике и телемеханике.
Известные схемы деления частоты на три, выполненные на потенциальных элементах, сложны из-за наличия цепи обратной связи, ооеспечивающей сброс в нулевое положение при поступлении третьего импульса. Они состоят из 5 — 6 корпусов микросхем и имеют большое количество связей.
Наличие логических элементов в цепи ооратной связи снижает быстродействие схемы и ее надежность.
Целью изобретения является повышение быстродействия делителя.
Для этого в предлагаемом делителе первый нулевой вход первого триггера соедине н с выходом первого и с первым входом второго логических элементов, второй вход второго лонческого элемента соединен с инверсным выходом первого триггера, прямой выход которого соединен с первым единичньом входом второго триггера, при этом первый вход первого логического элемента подключен к клемме источника входного сигнала, к первому нулевому входу второго триггера и к единичному входу третьего триггера, второй вход — к прямому выходу третьего триггера и к единичному входу четвертого триггера, третий вход— к прямому выходу четвертого триггера, нулевой вход которого соединен с выходом второго логического элемента, à инверсный выход подключен к вторым единичному и нулевому Входам второго триггера, прямой выход которого подключен к нулевому входу третьего триггера, а инверсный выход — к первому единичному входу первого триггера.
fia чертеже представлена схема предлагаемого делителя частоты на три на потенциальных элементах.
Схема состоит нз клеммы 1 источника входного сигнала, статических триггеров 2 и 3 с расширением входов по «И», статических триггеров 4 и 6, логических элементов «И вЂ” НЕ» 6 и 7, клеммы 8 «Установка нуля».
Клемма 1 источника входного сигнала объсдинена с первым нулевым входом второго триггера 3, единичным входом триггера 4 и первым входом логического элемента 6.
zo Инверсный выход триггера 8 соединен с,первым единичным входом триггера 2, нулевые ьходы которого соединены: первый — с выходом логического элемента б и первым входом логического элемента 7, а второй — с клеммой
25 б «Установка нуля».
Инверсный выход триггера 2 связан с вторым входом логического элемента 7, выход которого связан с нулевым входом триггера 5, а прямой выход триггера 2 связан с первым ед|шичным входом триггера 8. Прямой выход
485495 этого триггера соединен с нулевым входом триггера 4. Прямой выход трнтгера 4 связан с вторым входом логического элемента б и единичным входом триггера 5.
Прямой выход триггера 5 связан с третьим входом логического элемента б, а инверсный— с вторыми входами триггера 8 (уевым и единичным) .
Делитель частоты устанавливается в исходное положение сигналом «Установка нуля», подаваемым на клемму 8 при нуле па клемме
1 делителя.
С приходом первого импульса на клемму 1 триггер 8 через открытый вход по «И» переключается в единичное состояние и нулевым импульсом инверсного выхода устанавливает в единичное состояние триггер 2.
После прохождения импульса на входе делителя устанавливается «нуль», и триггер 8 устанавливается в нулевое состояние и сигналом п рямого выхода подготавливает триггер 4, Следуюгций импульс, поступающий на клемму 1, переключает триггеры 4 и 5, чем обеспечивается запрет на прохождение этого сигнала через логический элемент 6 и триггер 8.
Последующий «нуль» переключает триггер 4 в единичное состояние и подает логическую единицу на трехвходовый логический элемент б.
Третий импульс, поступающий па клемму 1, создает совпадение па логическом элементе б, выходной сигнал которого переключает триггер 2, уста |авливая «единицу» на инверсном выходе и «l1уль» — на,прямом.
Последующий «нуль» на клемме 1 обеспечивает совпадение на логическом элементе 7, выходной сигнал которого переключает триггер 5.
Следовательно, через три полных периода сигнала входной частоты на выходе делителя появляется один импульс, и схема приходит в исходное состояние.
В дальнейшем весь цикл повторяется.
Быстродействие переключения делителя обеспечивается задержкой прохождения сигнала на четырех логических элементах.
Предмет изобретения
Делитель частоты на т ри на,поте нциальных элементах, содержащий триггеры и логические
15 элементы, отличающийся тем, что, с целью повышения быстродействия делителя, первый нулевой вход первого триггера соединен с выходом первого и с первым входом второго логических элементов, второй вход второго логн20 ческого элемента соединен с инверсным выходом первого триггера, прямой выход которого соединен с первым единичным входом второго триггера, при этом первый вход первого логического элемента подключен к клемме источника входного сигнала, к первому нулевому входу второго триггера и к единичному входу третьего триггера, второй вход — к прямому выходу третьего триггера и к единичному входу четвертого триггера, третий вход—
30 к прямому выходу четвертого триггера, нулевой вход которого соединен с выходом второго логического элемента, а инверсный выход подключен к вторым единичному и нулевому входам второго триггера, прямой выход кото:35 рого подключен:к пулевому входу третьего триггера, а инверсный выход — к первому едпи очному входу первого триггера.
455495
Составитель Т. Афанасьева
Техред Т. Курилко
Редактор E. IKapayлова
Корректор О. Тюрина
Обл. тип. Костромского управления издательств, полиграфии и книжной торговли
Заказ !27 Изд. № 1966 Тираж 811 Подписное
1ХНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий
Москва, K-Зо, Раушская наб., д. 4/6