Оперативное запоминающее устройство

 

пт 483705

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик (61) Зависимое от авт. свидетельства (22) Заявлено 10.07.72 (21) 1812263/18-24 с присоединением заявки № (32) Приоритет

Опубликовано 05.09.75. Бюллетень № 33

Дата опубликования описания 11.12.75 (51) М. Кл. 6 11с 7 00

Государственный комитет

Совета Министров СССР по левам изобретений и OTKpbfTHH (53) УДК 628.327(088.8) (72) Авторы изобретения

P. М. Асцатуров, H. А. Мальцев и P. Б. Пашковская П Т Б (71) Заявитель (54) ОПЕРАТИВНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

Предлагаемое устройство относится к области вычислительной техники и может быть использовано в универсальных вычислительных машинах, где используется оперативная память со считыванием по два байта и обработкой по одному байту.

Известны обрабатывающие устройства, структура которых позволяет проводить обработку информации различных форматов, начиная от одного байта до двойных слов (8 байтов) с доступом к каждому байту обрабатываемой информации. Разрядность такого обрабатывающего устройства равна длине минимального формата информации, т. е. байту. При этом для согласования большого быстродействия обрабатывающего устройства с временем выборки информации из оперативной памяти разрядность памяти больше разрядности обрабатывающего устройства.

Информация из памяти при двухбайтной выборке в информационный регистр заносится таким образом, что четный байт всегдя попадает в первый регистр, нечетный — во второй. Это создает трудности для последучощей выборки нужного байта информации из прочитанных двух. Отсутствие в оперативной памяти возможности коммутации выбираемых байтов в определенный регистр усложняет обрабатывающее устройство. Все это ограничивает функциональные возможности ОЗУ.

Целью изобретения является расширение функциональных возможностей устройства.

Предлагаемое ОЗУ отличается от известных тем, что коммутация прочитанных байтов переносится в ОЗУ.

В предложенное ОЗУ дополнительно введены блок формирования, коммутаторы приема четного и нечетного байтов и коммутаторы записи четного и нечетного байтов. Выход блока управления и единичный выход младшего разряда регистра соединены с входом блока формирования, первый выход которого соединен с первыми входами коммутаторов приема и записи четного и нечетного

15 байтов, второй выход — со вторыми входамп коммутаторов приема и записи четного и нечетного байтов. Третьи входы коммутаторов приема четного и нечетного байтов соединены с первым выходом блока запомина20 пия, четвертые — со вторым выходом блока запоминания, а выходы — соответственно с входами информационных регистров четного и нечетного байтов. Выход информационного регистра четного байта соединен с третьими

25 входами коммутаторов записи четного и нечетного байтов, четвертые входы которых соединены с выходом информационного регистра нечетного байта, а выходы — соответственно с первым и вторым входами олока запомина30 ния.

483705

На чертеже представлена схема устройства.

Устройство содержит адресный регистр 1, блок запоминания 2, информационный регистр четного байта 3, информационный регистр нечетного байта 4, блок управления 5, блок формирования 6, коммутатор приема четного байта 7, коммутатор приема нечетного байта 8, коммутатор записи четного байта 9 и коммутатор записи нечетного байта

10. Выход блока управления 5 и единичный выход младшего разряда регистра 1 соединены соответственно с первым и вторым входами блока формирования 6, первый выход которого соединен с первыми входами коммутаторов 7, 8 и 9, 10. Второй выход блока формирования 6 соединен с вторыми входами коммутаторов 7 — 10. Третьи входы коммутаторов 7 и 8 соединены с первым выходом блока запоминания 2, четвертые входы — со вторым выходом блока запоминания 2, а выходы — со входами информационных регистров четного 3 и нечетного 4 байтов соответственйо. Блхад регистра 3 соединен с третьими входами коммугаторов 9 и 10, четвертые входы которых соединены с выходом регистра .4, а,выхфдЬ| — соответственно с первым и вторым входами блока запоминания 2.

Блок управления 5 выдает сигнал, с помощью которого в блоке формирования 6 в зависимости от состояния младшего разряда адресного регистра 1 вырабатываются сигнал

«Прямо» (при нулевом состоянии младшего разряда регистра адреса 1) сигнал «НАКРЕСТ» (при единичном) .

Оба сигнала «ПРЯМО» и «НАКРЕСТ» управляют опросом кодовых шин чтения и записью информации в блок запоминания 2.

Сигнал «ПРЯМО» подается па управляющие входы коммутаторов 7 и 8, которые опрашивают кодовые шины чтения четного и нечетного байтов блока запоминания 2 соответственно.

Таким образом, при выработке сикпа»а

«ПРЯМО» в регистр 3 заносится информация с кодовых шин четного байта, а в регистр 4— с кодовых шин нечетного байта.

Сигнал «ПРЯМО» также подается на управляющие входы коммутаторов 9 и 10, которые опрашивают соответственно выходы регистров 3 и 4 и передают информацию из этих регистров соответственно на кодовые шины записи четного и нечетного байтов.

Сигнал «НАКРЕСТ» также поступает на управляющие входы коммутаторов 7, 8 и 9, 10. Причем этот сигнал опрашивает кодовые шины чтения четного байта на входе коммутатора 8 и кодовые шины чтения нечетного байта на входе коммутатора 7. Это позволяет принять информацию «НАКРЕСТ». Так как этот же сигнал «НАКРЕСТ» подается на управляющие входы коммутаторов 9 и 10, которые опрашивают соответственно выходы регистров 4 и 3, то информация из этих регйстров в блок запоминания 2 поступает

«НАКРЕСТ», т. к. записывается на прежнее место.

Предмет изобретения

Оперативное запоминающее устройство, содержащее адресный регистр, блок запоминания, информационные регистры четного и нечетного байтов и блок управления, отл ич а ю щ е е с я тем, что, с целью расширения функциональных возможностей устройства, оно содержит блок формирования, коммутаторы прпема четного и нечетного оайтов и коммутаторы записи четного и нечетного байтов; причем выход блока. управления и зО единичный выход младшего разряда адресного регистра соединены соответственно с первым и вторым входами блока формирования, первый выход которого соединен с первыми входами коммутаторов приема и запива сп четного и нечетного байтов, второй выход — — co вторыми входами коммутаторов приема и записи четного и нечетного байтов; третьи входы коммутатора приема четного и нечетного байтов соединены с первым выхо 0 дом блока запомина; четвертые входы— со вторым выходом блока запоминания, а выходы — соответственно с входом информационных регистров четного и нечетного байтов; выход информационного регистра чет 15 ного байта соединен с третьими входами коммутаторов записи четного и нечетного байтов, четвертые входы которых соединены с выходом информационного регистра нечетного байта, а выходы — соответственно с

50 первым и вторым входами блока запоминания.

483705

Составитель P. Пашковская

Техред Т. Миронова

Редактор Л. Утехина

Корректор А. Дзесова

Типография, пр. Сапунова, 2

Заказ 3006/12 Изд. № 987 Тираж 648 Подписное

Е1НИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

Москва, Ж-35, Раушская наб., д. 4/5