Цифровой интегратор для однородных цифровых интегрирующих структур (оцис) с плавающей запятой

 

О П И С А Н И Е „,> б1оуау

ИЗОБРЕТЕН ИЯ

Союз Советскин

Социалистических

Республик

К АВТОР СКО4йУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву (22) ЗаявлЕно 17 07 7З (21) 1945469/18-24 (51) М. К

506 J 1/02 с присоединением заявки №Государственный комитет

Совета Мнинстроа СССР по делам изооретеннй и открытий (23) Приоритет (43) Опубликовано 15.04. 76,Бюллетень № 14 (45) Дата опубликования описания 30.06.77 (53) УДК 681,14 (088.8 ) О. Б. Станишевский, Л. И. Внневскаа, E. Б. Гиляровская и Л. М. Недэстэева (72) Авторы изобретения (71) Заявитель

Таганрогский радиотехнический институт (54) ЦИФРОВОЙ ИНТЕГРАТОР ЛЛЯ ОДНОРОДНЫХ ЦИФРОВЫХ ИНТЕГРИРУЮЩИХ

СТРУКТУР С ПЛАВАЮЩЕЙ ЗАПЯТОЙ

Предлагаемое устройство относится к области вычислительной техники и может использоваться в специализированных цифровых вычислительных машинах.

Известен цифровой интегратор для однородных цифровых интегрирующих структур с плаваюшей запятой, работающий в последовательном коде по формуле трапеций и содержаший сдвигаюший регистр мантиссы подынтегральной функции, сдвигающий регистр порядка подынтегральной функции, сумматор порядка подынтегральной функции, сумматор мантисс прирашений подынтеграль» ной функции, множительный блок, блок задержки, сумматоры мантисс- подынтегральной функции, выход одного сумматора мантиссы подынтегральной функции соединен с одним входом множительного блока, другой вход которого соединен с одним входом и с gp первым выходом интегратора, а выход — с вторым выходом интегратора, причем выход сумматора мантисс прирашений пэдынтегральнэй функции соединен с одним вхэдэм одного сумматора подынтегральной функции .д и с входом блэка задержки, выхэд кэтэрэгэ сэединен с одним входом другэгэ сумматора пэдынтегральнэй функции, выход кэтэрэгэ соединен с входом сдвигающегэ регистра мантиссы пэдынтегральнэй функции, а выхэд сдвигаюшегэ регистра порядка подынтегральнэй функции соединен с одним входом сумматора порядка подынтегральной функции, выход которого соединен с входом сдвигаюшегэ регистра порядка подынтегральной функции.

Однако известный интегратор имеет малую скорость вычислений, так как при сложении прирашений число с меньшим поряд— ком приводится к чьслу с большим порядком и только после этого производится операция сложения над мантиссами. Умножение сопровождается сложением порядков.

После выполнения ари>1>метнческих операций над мантиссами производится нормализация мантиссы результата с одновременной коррекцией порядка. Кроме того, усложняется передача информации между блоками: необходимо передавать помимо мантисс e и их пор я дки.

5 1Г. 727 сумматоры 4 и 5 мантисс подынтегральной функции, сумматор b порядка функции, множительной блок 7, блок 8 задержки, блоИ9, анализа манти»ссы подынтегралъной функции, блок 10 анализа порядка функции, блок 11 образования приращения порядка функции, блок 12 управления сдвигами мантиссы функции, блок 13 сдвига мантиссы функции на один разряд влево-вправо, управляемые регистры 14 и 15, элементы запрета 16 и 17, реверсиьные счетчики 18 и 19, блоки 20 и 21 анализа состояний счетчиков.

Вычисления в цифровом интеграторе цро изводятся по формулам н

Yp{»ir) - 1"р» + — Е vs {»+r) ср 7 0» н

Yp{»«) = Yp»+P VYp (r«<)»

Ч (» Х) = Yp(»«4с, VYq(»+ ) где Yp(»«1) „ - среднее значение функции на данном шаге интегрирования;

9Ур9 (»«3) - квантованное приращение подынтегральной функции, VYq {»« i) - квантованное прираще- ние переменной интегрирования, VZ {»*1) — приращение интеграла на данном шаге интегрирования, и — число входов приращений подыптегральной функции.

В данном цифровом интеграторе подйтнтегральная функция (p» "представлена в виде мантиссы в дополнительйом моди4ициро ванном коде и порядка., прирашенияЧ р9(1«1), UYy(» i Х)- в виде мантисс и одноразрядных приращений,порядка.

Работает интегратор следующим образом.

На входы интегратора на () < 3 )-oM шаге интегрирования поступают приращения подынтегральной функции в виде одноразрядных приращений порядков7П (1 «k) rr VÏÿ9 (» «4 ) и квантованных мантисс

7Мо„(» «) и 7Мр0(»+k), (3 =4,Z,..., И).

Приращения порядков 7П)р 9 (» + ) приращений подынтегральной функции поступают на счетчики 18 и 19, где образуются новые значения разностей порядков)„g (j»» 3)

/ в результате чего перестраиваются управ« ляемые регистры 14 и 15, на выходе бл» . ков анализа состояний счетчиков 18 и 19 появляются потенциалы, соответствующие новым состояниям счетчиков, которые подготавливают элементы запрета 16 и 17.

При прохождении мантисс приращений

Vhh р9 (» <1) через управляемые регистры

14 и 15 мантиссы задерживаются в них на величину ц — t. 0 (t ° )) определяемую

Интегратор содержит регистр 1 мантиссы подынтегральной функции длиной и разрядов, регистр 2 порядка функции длиной Q разрядов, сумматор 3 мантисс приращений, 60

С целью повышения быстродействия ци»рpoaoro интегратора; с плавающей запятой в предлагаемое устройство введены управляе» мые. регистры, элементы запрета, реверсивные счетчики, блоки анализа состояний счеч 5 чиков, блок анализа мантиссы подынтегральной функции, блок образования приращения порядка подынтегральной функции, блок уц. равления сдвигами мантиссы подынтеграль- ной функции, блок анализа порядка подын- ц} тегральной функции, блок сдвига мантиссы. функции на один разряд влево-вправо, выход которого соединен с входами одного и другого сумматора мантисс подынтегральной функции, один вход блока сдвига ман- 15 тиссы соединен с выходом регистра мантиссы, а другой — с выходом блока управления сдвигами мантиссы подынтенгральной функции, вход которого соединен с третьим выходом интегратора, с другим вхо- 20 дом сумматора порядка подынтегральной функции, с соответствующими входами ре1 версивных счетчикоь и с выходом блока образования приращения порядка подынтегральной функции, один вход которого соединен.:25 с выходом блока анализа порядка подын«егральной функц., вход которого соединен с выходом сдвигаюшего регистра порядка падынтегрвльной функции, а выход - с четвертым выходом интегратора, другой вход Ю блока образования приращения порядка подынтегральной функции соединен с выходом блока анализа мантиссы подынтегральной функции, вход которого соединен с выходом другого сумматора мантиссы подынтегральной функции, причем каждый вход приращений подынтегральной функции интегратора соединен с одним входом соответствующего элемента запрета и счетным входом реверсиврого счетчика, один выход которого сое. 40 динен с одним входом управляемого регистра, другой вход. которого соединен с выходом соответствующето элемента запрета, а выходы всех управляемых регистров ".,оединены с входами сумматора мантисс приращений подынтегральной функции,, другой выход каждого реверсивного счетчика соединен с соответствующим блоком анализа состояний счетчика, одни выходы каждого блока анализа соединены с входами блока @ образования приращения порядка функции, а другие - с запрещающими входами элемента запрета.

На чертеже показана блок-схема предлагаемого устройства. М

":i 10 727

Г> Яр(»+4) равный +1, — 1 илн О. Эти сигналы поступают на вход блока 12 управления сдвигами мантиссы функпии, sa, сумматор 6, на выход интегратора в качестве выходного приращения порядка функция

ЧП Р (» + f ) и на, реверсивные счетчики

18 и 19.

Блок 12 управления сдвнгами вырабаты вает сигналы сдвига мантнссы подынтеграл щ ной функции вправо при Ч П р (j + 3 ) =» i или влево при ЧП р (» i 3 ) = — 4 . Этн сигналы поступают на блок 13 сдвига на один разряд влево-вправо мантиссы функции, кроме ого, по ним происходит сдвит (нормализа15 сия). В данном шаге происходит сдвиг ман тиссы по сигналам, выработанным в предыдущем шаге интегрирования.

Прнращение порядка Ч П р (» 4 3 ) поступает на сумматор 6, где складывается с

20 ппоорряяддккоом м ффууннккцпинин, находящимся в регистре

2. На выходе сумматора 6 формируется новое значение порядка П)у (» t 3 ) функции, которое записывается в регистр 2. . Сигнал ЧПр (»» 1) с выхода блока 11 поступает на реверсивные счетчики 18 н

19 и на один выход интегратора.

Приращение порядка Ч П g (»» L) переменной интегрирования поступает непосредственно на другой выход интегратора.

ЭО На третий выход интегратора с выхода множнтельного блока выдается мантисса приращения интеграла.

Пр» >-2

Пр» «» 2@.

Первый поступает на вход блока 11 образования приращения порядка функции в качестве одного из управляющих сигналов при формировании Ч П р (j t 3 ) — 1, второйна выход интегратора как сигнал переполнения

Блок 11 образов-яия прирашения порядка функции по результатам анализа поступающих сигналов вырабатывает сигнал Ч П

5 состоянием счетчиков 18 и 19, а мантисса подынтегральной функпии Мр (»+4 ) в это время задерживается на д разрядов в регистре 1. В результате мантиссы прираI щений сдВигаются вправо отнэсительнэмантиссы функпии на величину разностей порядков (»» f ) = Пр» - B p 9 (.» л ().

Величина 4 д (»»k), с помощью блока образования приращений порядка функции всегда поддерживается положительной.

Если величина.LN (Й1) больше длины рравляемого регистра, то с помощью эле ментов запрета 16 и 17 прохождение мантисс ЧМ р у (»» l) на регистры 14 и 15 запрещается посредством подачи на запрещаюшне входы элементов запрета 16 и 17 сигналов с выходов блоков 20 и 21, соответствующих значениям разностей норядкдЬ

L 9 (»» ),- большим длины управляемого регнстра.

На выходе управляемых регистров 14 и

15 приращения подынтегральной функции имеют порядок функции Пр». Следовательно, все слагаемые поступают на входы сумматоров 3, и 5 и через блок 8 на входы сумматора 4 в одном порядке.

Блоки 20 н 21 вырабатывают также сигналы о состояниях счетчиков 18 и 19, при одном из которых в блоке 11 образования приращения порядка VIlð (»+1 ) формируется Чпр (1 + 3. ) = + f a при другом в том же блоке 11 - отрицательное приращение 7П p (» + 1 ) = -1.

Блок 9 анализа мантиссы подынтегральной функции вырабатывает сигналы

Яр(iл1) > 3 V МР(»»1) c-i и

2 >-мр(»л4) «-2

» .. -1

Первый поступает на вход блока 11 образования приращения порядка функпии и качестве одного из управляющих сигналов при формировании Ч П р (» < 3 ) =+ i, второй— при формировании Vtlp,(»+{)= -1.

Блок 10 анализа порядка подынтегральной функции вырабатывает сигналы

Формула изобретения

Цифровой интегратор для однородных цифровых интегрирующих структур с плавающей запятой, содержаший cäâèãàþøèé регистр мантиссы подынтегральной функции, сдвигающий регистр порядка подынтегральной функции, сумматор порядка подынтегральной функции, сумматор мантисс приращений подынтегральной функции, множительный блок, блок задержки, сумматоры мантисс подынтегральной функции, выход одного сум« матора мантиссы подынтегральной функция соединен с одним входом множительного блока, другой вход которого соединен с одним. входом и с первым выходом интегратора, а выход — с вторым выходом интегратора, причем выход сумматора мантисс приращений подынтегральной функции сое динен с одним входом одного сумматора подынтегральной функции и с входом блока задержкя, BbIxoQ кэтэрэгэ сэединен с одним вхэдэм другого сумматора пэдынтегральнэй функции, выход кэтэрэгэ сэедпяен с вхэдэм сдвкгдющего регистра мантиссы подынтегральной функпии, а выход сдвигаюшего регкстра порядка подынтегральной функции соединен с одним входом сумматора порядка подынте5 1072 " пниипи

Заказ 956/508

Тираж 864

Подписное

Филиал ЛПП Патент", r. Ужгород, ул. Проектная, 4 гральной функции, выход которого соединен с входом сдвигаюшего регистра порядка подынтегральной функции, о т л и ч а юm и и с я тем, что; с целью повышения быстродействия усгройства, в него введены управляемые регистры, элементы запрета, реверсивные счетчики, блоки анализа состояний счетчиков, блок анализа мантиссы подынтегральной функции, блок образования приращения порядка подынтегральной функции, jp блок управления сдвигами мантиссы подынтегральной функции, блок анализа порядка подынтегральной функции, блок сдвига мантиссы функции на один разряд влево-вправо, выход которого соединен с входами одного р и другого сумматора мантисс подынтегральной функции, один вход блока сдвига мантиссы соединен с выходом регистра мантиссы, а другой - с выходом блока управления сдвигами мантиссы подынтегральной функции,gQ вход которой соединен с третьим выходом интегратора, с другим входом сумматора порядка подынтегральной функции, с соот- ветствующими входами реверсивных счетчиков и с выходом блока образования прираще-g ния порядка цодынтегральной функции, один вход которого соединен с выходом блока ана8 лиза порядка подынтегральной функции, вход которого соединен с выходом сдвигающего ре1 ис гра порядка подынтегральной функции, а выход — с четвертым выходом ингеграто ра, другой вход блока образования приращения порядка подынтегральной функции сое: динен с выходом блока анализа мантиссы подынтегральной функции, вход которого соединен с выходом другого сумматора мантиссы подынтегральной функции, причем каж: дый вход интегратора приращений подынтегральнойфункцин соединен с одним входом соответствующего элемента запрета и счеч ным входом реверсивного счетчика, один выход которого соединен с одним входом управляемого регистра, другой вход которого соединен с выходом соответствующего элемента запрета, а, выходы всех управляемых регистров соединены с входами сумматора мантисс приращений подынтет ральной функции, другой выход каждого реверсивного счетчика соединен с соответствующим блоком анализа состояний счетчика, одни выходы каждого блока анализа соединены с входами блока образования приращения порядка функции, а другие - с запрещающими входами элемента запрета.