Преобразователь правильной двоичнодесятичной дроби в двоичную дробь и целых двоичных чисел в двоично-десятичные числа

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (i i1 526886

Союз Советских

Социалистических

Республик (61) Дополнительное к авт. свид-ву (22) Заявлено 26,02.74 (21) 2000322, 24 (51) Ч. Кл.- б 06F 5, 02 с присоединением заявки №

Государственный комитет

Совета Министров СССР (23) Приоритет (53) УД1(681.325(088.8) Опубликовано 30,08.76. Бюллетень ¹ 32 по делам изобретений и открытий

Дата опубликования описания 20.10.76 (72) Автор изобретения

Я. П. Штурман (71) Заявитель Всесоюзный институт научной и технической информации АН СССР (54) ПРЕОБРАЗОВАТЕЛЬ ПРАВИЛЬНОЙ

ДВОИЧНО-ДЕСЯТИЧНОЙ ДРОБИ В ДВОИЧНУЮ ДРОБЬ

И ЦЕЛЫХ ДВОИЧНЫХ ЧИСЕЛ

В ДВОИЧНО-ДЕСЯТИЧНЫЕ ЧИСЛА

Изобретение относится к вычислительной технике и предназначено для последовательного преобразования кодов дробей и целых чисел.

Известны преобразователи кодов, выполняющие преобразования кодов из одной системы счислония в другую.

Оди н из известных преобразователей, содержа щий сдвиговый регистр, позволяет осуществлять преобразование двоичного кода в двоич но-десятичный и наоборот ка к целых, так и дробных чисел, одна ко он содержит большой объем обо рудова ния (1).

Второй из известных преобразователей осуществляет преобразование пра вилыной двоично-десятичной дроби в двоичную дрооь, однако о н также содержит достаточно большой объем обо рудова ния .и не осуществляет лреобразова|ние целых чисел (2).

Наиболее близким техническим .решением к данному изобретению является преобразователь правильной двоично-десятичной дроби в д воич ную дробь, содержащий три ли нии задержки, одноразрядный двоичный, сумматор, коммутатор кода операции, элемент задержки и шесть элементов И,,причем выход первой ли нии задержки соединен с первым входом од норазряд ного двоичного сумматора, выход которого соединен с входом первой линии задержки, первый промежуточный выход которой соединен с гервым входом первого элемента И, выход которого соедннен с входом и выходом элемента задержки и вторым входом одноразрядного двоичного сумматора, выходы второй и третьей линий задержки сосдпнсны соответственно с пх входами (3).

Недостатком указанного преобр азователя является ограниченный класс решаемых задач, поскольку с его помощью невозможно

10 осуществлять преобразование целых чисел.

Целью изобретения является расширение класса решаемых задач.

Указанная цель достигается тем, что второй и третий промежуточные выходы первой линии

J5 задержки соединены с входами второго элемента И, выход которого подключен к первому входу первого элемента И, второй вход которого .соединен с выходом третьей линии задержки и первым входом третьего элемента

20 И, второй вход кото рого соединен с первой входной шиной и дополнительным входом т ретьей линии задержки, а выход соединен с первым промежуточным вxoäoì третьей линии задержки и первым входом коммутатора кода

25 операции, второй и третий входы которого подключены соответственно к второй и третьей входным шинам и соединены со вторым промежуточным входом третьей линии задержки, первый и второй выходы, коммутатора

30 кода операции подключены к первым входам

526886

3 четвертого и пятого элементов И, второй вход чствертого элемента И соединен с четвертым пароме>куточным выходом первой линии задерж ки, первый промежуточный вход кото рой соединен с четвертои Входной шиной, а пятый промежуточный выход соединен с первым входом шсстого элемента И, выход которого подкл3очен к ьходу элемента задсржки, à ВТорой вход соединен со вторым промежуточным Входом первой линии задер>кки и выходом пятого элемента И, второй вход которого соединен с промежуточным вы. одом втс рой IHIIHH за jcp>HI

На че ртс>кс представлена блок-схема преобразователя кодов.

Преобразователь содержит перьую линию задержки 1, вторую линию задержки 2, третью линию задаржки 3, одноразрядный двоичный сумматор 4, коммутатор 5 кода опсрации, элемент 6 задержки, первый элемент И 7, второй элемент И 8, третий элемент И 9, четBUpTbIH элеме нт И 10, пятый элемент И 11, шестой элсмс нт И 12, первую входную шину

13, вторую входную шину 14, третью входную шину 15, четвертую входнучо шину 16 и пятую входную шину 17.

Г1рсобразованис дрооных и целых чисел в у стройстве Осу ществляется с помощью,метода сдв II а и коррекциц. В соответствии с этим

P3ccvIoTP1IvI Р ВООт i v с1 PQHcTB3 В дВУх 1>ежи мах: преобразова>3ие дробей и целых чисел.

Преобразов;-".нис правильной двоично-десятичной дроби в двоичную дробь. Мегод сдвига и коррекции для этого вида преобразования за кл!очаегся В том, что мантисса исходной двоич но-десятышгой дроби последовательно умно>кается на два (путе м сдвига на один разряд в сгсрону старших разрядов) с выделРнием раздядОВ целой части, формиду!ощих искомое двоичное число, .начиная со ста рших разрядов. При этосм те тетрады, которые больше или равны 5, перед сдвигом корректируются путем прибавле|ния к ним 3.

Преобразователь ipаботает следующим образом.

На линию задержки 1, образующую с одноразрядным двоичным сумматором 4 циркуляционный регистр, по шине 16,последовательно поступают двоично-десятичные разряды исходной дроби. Одновременно по щи не 14 в коммутатор 5 кода операции и на третью ли|нию задержки 3, также имеющу.ю обратную связь, поступает импульс, кода операции, который циркулирует в ней в течение всего времени преобразования, обеспечивая выработку необходимых управляющих импульсов.

Требуемые сдвиги осуществляются за счет перестрое ния управляющего импульса в циркуляцион Iocvi регистре и сокращения на один такт Ilcip Hog a его обращения. Это .происходит в каждом цикле при поступлении,по шине 13 управляющего импульса. В этом случае упД

ЗО

Зб

4. равляющий импульс, пройдя через элемент

>1 9 и через коммутатор 5, выделит на элементе 10 очередной разряд целой части, который перейдет на Вторую линию задержки 2.

Благодаря, наличию обратной связи она образует циркуляцио|нный регистр, где и осуществляется последовательное формирование и хранение искомой двоичной дроби.

Ко ррекция тет рад выполняется следующим образом.

На первом элементе И 7 все тетрады проверяются на наличие у них разрядов с весовым коэффициентом р=3 (т. е. тетрады, равные

«8» и «9»). Элемент И 8 вы рабатывает импульсы для тетрад, содержащих числа «5», «6» или «7». Таким образом, указанные элементы срабатывают во всех случаях,,когда значение тетрад не меньше 5. П ри этом с помощью накопительного элемента 6 вырабатывается корректирующий,код 0011 (три) . Этот код посылается на сумматор 4, где и осуществляется сложение соответствующих тетрад, нуждающихся в коррекции, с кодом коррекции. Этим са мым компенсируется ошибка, кото рая неизбежна при последующем умножении на два двоично-,десятичных дробей, ipeaлизуемом с .помощью операции сдвига на один та кт.

Преобразование целых двоичных чисел в двоично-десятичные числа.

Метод сдвига и коррекции для этого вида преобразозация заключается в том, что исходное двоичное число также последовательно умножается на два (путем сдвига на одины разряд В сторону старших разрядов) с выделе нием старших разрядов, формирующих искомое двои-.но-десятичное число, начиная со старших разрядов. При этом те тетрады, которые больше или равны 5, также перед сдвигом корректируются путам прибавления,к ним

3.

Работа преобразователя в этом режиме осуществляется следующим об разом.

На линию задержки 2 по шине 17 поступает исходное двоичное число, а по шине 15— импульс кода операции. С элемента 11 импульсами, поступающими с элемента 9 через коммутатор 5 |кода опе рации, в каждом цикле снимается старший разряд, KDToipbIH направляется для хранения в ци р куляционный регистр, образованный линией задержки 1 и сумматором 4, коррекция в рассматриваемом режиме происходит аналогично режиму преобразования дробей с той только разницей, что соде ржимое тетрады, равное 5, опрашивается на элементе

И 12.

В обоих р ассмотренных режимах полное время преобразования составляет k циклов, где Й вЂ” число разрядов двоичного числа.

Каждый из рассмотренных отдельных блоков п реобразователя имеет простейшее строение, 11ребующее минималыных аппа ратурных затрат. Например, три линии задержки, составленные из последовательно,соеди ненных

526886 накопительных элементов, за счет обратных связей образуют ци ркуляцис нные регистры, где хр анятся исходные опер а нды, п1р о м ежуточные и окончательные результаты преобразова ния, а также управляющий импульс.

При этом линия 2 должна содержать не менее k накопительных элементов (по числу разрядов двоичного числа), а регистр, составленный из ливонии задержки 1,и сумматора 4, долже н быть рассчитан на хранение не менее (4 k. log 2) -разрядного двоично-десятичного кода, Периоды обращения обоих .регистров должны быть KpBTHbl между собой, а также пе риоду об ращения ци ркуляцио н ного регистра, реализованного на линии задержки 3, р авно му 4 такта м.

Предлагаемый преобразователь правильной двоично-десятичной дроби в двоичную дробь и целых двоичных чисел,в двоично-десятичные числа позволяет при использовании небольшого объема оборудова ния .производить п реобразаванис ка к д робных, так и целых чисел.

Формула изобретения

Преобразователь правильной двоично-десятичной дроби в двоичную дробь и целых двоичных чисел в двоично-десятичные числа, содержащий три ливонии задержки, одноразрядный двоичный сумматор, коммутатор кода операции, элемент задержки и шесть элементов И, п ричем выход первой линии задержки соедине н с пе1рвым входом одноразрядного двоичного сумматора, выход кото рого соединен с входом первой линии задержки, первый промежуточный выход ко|торой соединении с первым входом первого элемента И, выход которого соединен с входом и выходом элемента задержки и вторым входом одноразрядного двоичного сумматора, выходы второй и третьей линий задержки соединены соответственно с их входами, отличающийся тем, что, с целью расширения класса решаемых задач, второй и третий промсжуточныс выходы перВси линии задерж1.Н соед11нс;<ы с Входа ми Второго элемента И, выход которого подключен к первому входу первого элемента И, второй вход

5 которого соединен с выходом третьей линии за держки и первым входом третьего элемента

И, второй вход которого соединен с первой входной шиной и дополнительным вхОДОВI третьей линии задержки, а выход соединен с

10 первым промежуточным входом третьей гпшии задержки и первым входом коммутатора коза операции, второй и третий входы, которого подключены соответственно к второй н третьей входным шинам и соединены со вторым

15 промежуточным входом третьей линии задержки, первый и второй выходы,коммутатора кода Операции п0.1 кл10<1ены к первым Входам четвертс-о и пятого элементов И, второй вход четвер ого элемента И соединен с четвертым

20 промежуточным выходом нарвой линии задержки, первый промежуточньш вход кото|рой соединен с четвертой входной шиной, а пятый

ПРОМЫВ ТС

25 подключен к входу элемента задержки, а второй вход соеди нен со вторым промежуточным входом первой линии задержки и выходом пятого элемента И, второй вход которого соеди нен с п ромежуточным выходом второй лиЗО нии задержки, первые 1;ромеж .точный вход которой соединен с выходом четвертого элемента И, а второй промежуточный вход подключен к пятой входной шине.

Источники информац1ш, принятые во вн;1ман<ие при экспертизе:

1. Авт. св. Л" 201774, кл. G 06Г 5 02, 08. 09. 67.

40 2. Лвт. сз. Х 331382, кл. G 06Г 5/02, 07.03.72.

3. Лвт. св. ¹ 404077, кл. G 06F 5,02, 26.10.73.

526886

Составитель А. Шкатулла

Тсхрсд 3. Тараненко

Редактор Н. Сухинова

Корректор 3. Паренова

Типография, пр Сапунова, 2

Заказ 2180 4 Изд. ¹ 1655 Тираж 864 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делаз изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5