Преобразователь двоичного кода в двоично-десятичный код

 

фс н а т н 1 тфмф 1 - %" т.

О П Е и зовет я н ия

Со ой Советских

Социалистических

Республик (11) 532857

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ! 11, цолнительное к аит. свил-ну("..::, я лено 23.11.72(21) 1849518/24 (51) М. Кл.

G 06 F 5/02 с поясов.тинением заявки №вЂ”

l (2Л) Приоритет—

Государственный комнтет

Саввтв Инннстров СССР па делам нзсбретеннн и аткрытнй 43) Опубликовано-"5.10.76.Бюллетень X 3l (5;5) УДК 681.326 (088.8 ) 45) Дата опубликования описания 31.03. i 7 (72) Авторы изобретения

В. М. Ордынцев и A. A. даньшин (71) Заявитель (54) ПРЕОЬРАЗОВАТЕЛЬ ДВОИЧНОГО КОДЛ В

ДВОИ 1НО- 1ЕС И1Н Й

Изобретение огносьгся к ьычислигельной технике и предназначено для пр..обр, зовпния кодов чисел, Известный преобразователи двоичного кода в двоичнс -десятичный, содержащие буферный и сдвиговый регисгры, двоичные сумматоры и логические элементы, имеет сложную схему (1), Наиболее близким по техническому решению к предлагаемому устройству является 1О преобразователь двоичного кода в двоичнодесятичный, "одержащий два элемента И, три элемента ИЛИ, чегырехразрядный сумматор и выходной регистр f2), Недосгатком этого преобразователя яв- у5 ляется низкий коэффициент использования оборудования.

Цель изобретения — увеличение коэффициента использования оборудования.

Поставленная цель достигается тем, что 20 преобразователь содержит трехразрядный буферный регистр, шестиразрядный буферный регистр и десять блоков элементов И, причем выходы первого блока элементов И подключеньт к первым трем входам первого 25

2 элемента ИЛИ, входы с четвертого по деватый которого соединены с выходами второ го блока элементов И, управляющие входы которого подключены к первой группе управляющих шин, первая входная информационная шина соединена с первым входом выходного регистра, а входные информационные шины со вгорой цо седьмую соединены с соогвегсгвующил и вход. л1и второго блока элементов И, десятый вход первого элемента ИЛИ соединен с первым выходом гретьего блока элементов И, второй и грегий выход соединены с первылья входами вгорого и третьего элементов ИЛИ, соответственно информационные входы третьего блока элементов И соединены с восьмой, девятой и десятой входными информационными шинами, одиннадцатый вход первого элемента ИЛИ соединен с первым выходом чегвергого бло ка элементов И, второй и третий выходы когосого соединены со вторыми входами второго и третьего элементов ИЛИ соогвег. ственно, а третьи входы второго и гретьего элементов ИЛИ подключены соответственно к первому и вгорому выходам пятого блока

532857 (!)т1 т» ))! 0 i b .:>i,-:!:. .)0})B0"0, Bто})ого, т})е т).ог) !. "с:! р.-о),>;.. .,I)10B чотырехраз)! i,liv) С) . Л !. ) } .. ., ); с}) )1b 0 ll) .ô<)}|.: ËñÙ)! ОННЫ)! ! .ХС,t . i : )1 0 С ., .01 О li i И Ь." !О! 0 0)lt

К: L З. -"- . ie) тов } . i ii 0 )Ib())Еткд) 000011

nl.1Д<;. П z< .Ilb! К )1. Ы О)) ) 1!ОР):01 О })а З})ЯДЙ че I!}) оазв)д)101.0 C) MMBTора, вто})! IQ BXO }ф д!.! п)остоl О, се!) .. юго и Beeüi)ÎÃÎ бпдеов элел,е!)тов }I соединены между собой и Ilorlклкчепы к выходу второ! 0 разряда четырехразрядного сумматора, а третьи входы соединены между собой i< подклю)ены к вы- }5 ходу третьего разряда су !гмтора, выход четвертого }!)ьряда которы о обьед)!нен с инфор:)ациопными входамп девятого и десятого блоков элементов )! и первыми входамп обоих зп;ментoB }l, управляющие входы третьего, чотве} того, пятого,. шестого, седьмого и восьмого блоков элементов И подкп)очецы к гретьен группе управляющих входных шин, вторые входы т!срвого и BIО рого эл ментов И соединены соответственно с управляющими входами седьмого и

М

a0cbI I0I.0 блоков элементов И, выход.,! шеотого блока элементов И через тре.. з) ".диый буферньш регистр подключены к инфорбпока en; Me)lroB

И, выходы десятого блока элементов }1 с

55 первого по третий через шестиразрядный буферный регистр подключены к информационным входам первого блока элементов И, а с четвертого по шестой также через шесткразрядный буферный регистр - к информационным входам четвертого блока элементов И, выходы седьл)ого блока элементов

}1 подключены ко второму, третьему и четВертому входам выходного регистра, к входам с Ilp.)îãî HO восьмой которого подкпю45 чены соответственно выходы первого элемента И и восьмого блока элементов И, а к входам с девятого по двенадцатый — выХоды второ) о элемента И и девятого блока элементов И, 99

На. чертеже изображена блок-cxer m пред}*

))агаемого преобразователя, Преобразователь состоит из четырехразрядного двоичного сумматора 1, снабженного логическим устройством для определе 55 ния необходимости добавления "тройки", т})!)Х})азрядного буферного регистра 2, weo1!)разрядного буферного регистра 3, выходного регистра 4 и десяти блоков элементов И. Выходы первого блока элементов И щ з,. .:: !0))тов И, Выходы 1 e(JB01 0, второго, т! - )Ьсl 0 g.xeiii<. Г! vB «!Л}! l! 1} Оxl)II вь)ход ! iL.! . .: .:!. ::: ): i1 li !Ь)! ), !Ill ei)0I» подк)почены ко второй группе управляющих входных и)ин, 1! управляющие входы первого, девятого и десятого блоков элементов И

5 подключены к первым трем входам элемен)а ИЛИ 6, входы с !! гвертого по девятый которого соедине)ill с выходами второго блока элементов И 7, Управляющие входы блока злел)ентов И 7 подключены к первой группе управля)ощих шин 8, Первая входная ин!))Ормацио1)ная шина, соответствующая л!падшел)у разряду кода, соединена с пе})ь1)л входом выходного регистра 4, а входные информационные шины со второй

Ни седьмую — с соответству ющими входами второго блока элсментов И 7, Десятый вход элемента ИЛИ 6 соединен с первым выходом третьегG блока элементов И 9, второй и третий выходы которого соединены с первыми входами второго 10 и третьего 11 элементов ИЛИ. Соответственно информационные входы третьего блока элемент в И 9 соединены с восьмой, девятой и десятой входными информационными шинами, Одиннадцатый вход 1!ервого элемента ИЛИ

6 соединен с первым выходом четвертого блока элементов И 12, второй и третий вь»ходы которого соединены со вторыми входами элементов ИЛИ 10 и 11 соответственно, а третьи входы последних подключены соответственно к первому и второму выходам пятого блока элементов И 13. Выходы пер в oro, в тор ог о, третьего элемен тов ИЛИ и третий выход блока элементов И 13 подключены соответственно к входам первого, второго, третьего и четвертого разрядов четырехразрядного сумматора 1, Первые информационные входы шестого

1 4, седьмого 1 5 и восьмого 1 6 блоков элементов И соединены между собой и подключены к выходу первого разряда сумматора 1, вторые входы блоков соединены между собой и подключены к выходу второго разряда четырехразрядного сумматора 1, а третьи входы соединены между собой и подключены к выходу третьего разряда сум матора, выход четвертого разряда которого объединен с информационными входами де вятого 17 и десятого 18 блоков элементов

И и первыми входами элементов И 19 и2О„

Управляю)цие входы блоков элементов !

} 9, 12, 13, 14, 15 и 16 подключены ко второй гру)тпе управляющих входных ши,н

21, а управляющие входы блоков элементов И 5, 17 и 18 подключены к третьей группе управлч)сщих входных шин 22, вторые вход).. элементов И 19 и 20 соединены соответственно с управляющими входами блоков элементов И 15 и 16. Выходы блока элементов И 14 через буферный регистр 2 подключены к информационным входам блока элементов И 13, выходы блока элементов И 18 с первого пс третий

532857 через буферный регистр 3 годключены к информационным входам первого блока элементов И 5, а с четвертого по шестой, также через буферный регистр 3, - к информационным входам блока элементов И 12, 5

Выходы блока элементов И 15 подключены ко второму, третьему и четвертому входам выходного регистра 4, к входам с пятого по восьмой которого подключены соответственно выходы элемента И 19 и блока эле- 1а ментов И 16, а к входам с девятого по двенадцатый - выходы элемента И 20 и блока элементов И 17, Преобразователь работает следующим образом. l5

На вход преобразователя подается деся тиразрядный двоичный код, подлежащий преобразованию. Первоначально ячейки буферных регистров 2 1 3 очищены и сигналы на их выходах имеют значения, равные н - 20

Шк4

Младший разряд преобразуемого кода о (2 ) сразу заносится в младшую ячейку младшей геграды выходного регистра 4, Устройство управления вырабатывае.г 25 сигналы,, 1 ...1 и 4, которые разрешают прохождение информаций через соответствующие элементы И, Сигналы t следует с некоторым интервалом Ь

i (такт), а сигналы 4 сдвинуты по огношению к сигналам 4 на АЕ,(2

В момент через блок элементов И 9 на первые три входа сумматора 1 поступают три самых ставших разряда преобразуемого кода (2, 2 и 2 ), Ha четвертый вход сумматора подается сигнал 0 с третьего выхода блока элементов И 13.

Сумматор 1 снабжен логической схемой1 которая проверяет поступившее на входы. 40 сумматора число, и, если оно больше или равно пяти, то добавляет к нему три. Ниже установлено соответствие между числами, .которые могут быть на входе и выходе сумма тора. 46

В ход В ыход

0000 ООО0

0001 0001

0010 0010

0011 001 1, Е)

0100 Ol00

0101 1000

0110 1001

0111 1010

1000 101 1 66

1001 1100

1010 1101

Через полтакта, в момент, устройство управления выдает разрешающий сигнал на управляющий вход блока элементов бф

И 14 и на шестой управляющий вход блока элеменгов И 18. При этом информация с первых трех выходов сумматора заносится в ячейки буферного регистра 2, а с четвер того выхода сумматора - в шестую ячейку буферного регистра 3, В момент 4> разрешающий сигнал поступает на управляющий вход блока элементов

И 13 и шестой управляющий вход блока элементов И 17. При этом на первый вход сумматора через шестой элемент блока эле ментов И 7 и элемент ИЛИ 6 поступает следующий по старшинству разряд преобразуемого кода (., ча остальные входы .) t сумматора черс з блок элементов И 13 и элементы ИЛИ 10 и 11- трехразрядное

\ двойчное число, хранившееся в буферйом регистре 2, Через полгакга, в момент t, приходит разрешение переноса информации с первых трех выходов сумматора в буферный регистр

2 через блок элементов И 14, при этом информация с четвертого выхода сумматора подается на пятый вход буферного регистра

3 через пятый элемент блока элементов

И 18.

В момент 1 на первый вход сумматора

5 через пятый элемент блока элементов И 7 и элемент ИЛИ 6 подается следующий по старшинству разряд преобразуемого кода (2 ), а на три другие входа сумматорачисло из буферного регистра 2.

Через полтакта, в момент 1, результат действия сумматора 1 через блок элементов И 14 и четвертый элемент блока эле» ментов И 18 заносится в ячейки буферных регистров 2 и 3, Б момент Г, на входы сумматора череЗ

4 блок элементов И 13, четвертый элемент блока элементов И 7 и элементы ИЛИ 6, 10 и 11 подается содержимое буферного регистра 2 и следующий старший разряд кода (2 }.

Через полгакта, в момент,, через блок элементов И 14 и третий элемент блока элементов И 18 результат действия сумматора заносится в ячейки буферных регистров 2 и 3, В момент 1 на входы сумматора 1 через блок элемейтов И 13, третий элемент блока элементов И 7 и элементы ИЛИ 6, 10 и 11 подается содержимое буферного регистра 2 и следующий старший разряд преобра зуемого кода (2 ), Ф

Через полгакта, в момент tg через блок элементов И 14 и второй элемент блока элементов И 18 результат действия сумматора 1 заносится в ячейки буферных регистров 2 и 3.

53 - !< 57

Од

0101 !

ОООО

ОООО

ООО

000000 .1ООО

100000 1000

100000 0001

100000 0001

100000 0010

100000 0010

100000 0100

ОООО ОООО

ОООО ОООО

OOOO OOOO

0000 0000

ОООО 0000

0000

ООО

ООО

ОООО

001

ОООО т, 0010 оооо

0000

ОООО

ОООО

010С

010

0000 ОООО

0000 мом<

Ь роз блок:эд< м эн!<>В ff 13, Второй элемент

<

pf- гистра 2 н следуто<ний <. тарший разряд преобразуемого кода ().

/э2ъ

Ч<.рез ттолтакта, а момент 6, через бт!Ок элементов И 14 и первый элемент б!пока элементов И 18 результат действия сумматора 1 заносится в ячейки буферных регистров э и 3.

В момент т, на входы сумматора 1 чеpea блок элементов И 13,: первый элемент блока элементов И 7 и элемент ИЛИ 6, 10 и ll подается содержимое буферного регистра 2 и следуктший старший разряд преобразуемого кода (2 ), 1

Ч<.«ез полтакта, B момент 1., через блок элементов И 15 и элемент И 19 реоультат действия сумматора заносится в ттч

В т.<олт<эи! 4> через блок элементов .И

12 и элементы ИЛИ 6, 10 и 11 на первые три Входа сумматора ттоддется содержимое трех ячеек буферного регистра 3. Иа четвертый Вход сумматора с Выхода третьего элемента k.!kîê

В момент t резултат действия суммдгора 1 заносится через блок элементов

И 14 и третий элемент блока элемепт6Ь

И 17 соответственно и буфе«1ный регистр

2 и в ячейку старщето разряда старшей тетрады выходного регистра 4.

В момент t через блок элементов И

L3 и элел!еитч! ИЛИ 10 и 11 на три стар;. ших Входа сумл<атора 1 ттодается содержи- мое буф< рного регистра 2, е. на первый

Вход сулил ar

<то<ржи!.<<эе ттчейк

9 л<атора 1 через блок элементов И 14 и второй элемент блока элементов И 17 занФсцтся в буферный регистр 2 и в ячейку стар-! лей тетрады ВыхоЬнот<о регистра 4 .

В момент то через блок элементов И та 13 и элементы ИЛИ 10 и 11 на три старшие входа сумматора 1 подается содержи-! тое буферного регистра 2, а на первый вход — через второй элемент блока элемен-. тов И . 5 и элемент ffËÈ 6 - содержимое ф ячейки буферного регистра 3.

В момент >0 результа т действия сумматора через блок элементов «! 14 и первый элемент блока элементов И 17 заносится в буферный ре! Н<;тр 2, и в ячейку

2Î старшей rerpankk Выходпо! о регистра 4, В момент $ через блок элелтеитов И т!

13 и э!!ел!о!! !.! ИЛИ 10 и 1 1 на три стар

Iilkkkx входа сул

6 - на первый вход сумматора - содержимое ячейки буферного регистра 3, !

В момент 4 резуль<аа< действия сумН матора через блок элементов И 16 и элемент И 20 заносится в ячейки средней и старшей rerpaäû выходного регkkcrpa 4. На этом преобразование заканчивается. Г1реобразованпое число может быть получено на

35 иыходах ячеек Выходного рет и с l «ka 4, И таблние показана рабогч преобразователя в иропессе преобразования двоичного кода 101 1001 1 10 В ДВоичио-десят!<чный код 0111 0001 1000, 5328 с17

11родолжение таблицы

100

100000 0100

100000 1100

100010 110Р

0000

0000

0000

100

0000

0000

0000

100

ОООО

0000

0000

100010 1100

100

0000

0000

0000

100011 1100

100011 1100

100011 1100

lO0Oll 0100

l0OOl1 0100

100011 1011

l000ll "1011

1OOOl1 1OlO

100011 1010

100011 1000

100

0000

0000

0000

100

0000

0000

0000

100

0001

1000

100

0000 0001

1000

0001

100

0000

1 00

ОООО

0001

1000

011

0100

0001

l ООС

011

0100

0001

1000

010

0110

0001

1000

0110 0001

010.1000

Olll

000

О00О0О

1000

1000

OOOl

Многократнь(е использования одного и того же двоичного сумматора и применение буферных регистров позволило уноничить коэ(И)иииенг использова(и(я оборудовали» в предлагаемом устройстве без уменыпения его функциональных возможностей.

Формула изобре гения

11реобразова гель двоичного кода в дво- ично-десяти (ный код, содержащий два элемента И, три элемента И(111, чегь(рехре(зря(дный сумл(атор и вь(ходной регистр, о г — Ifp и и ч а ю (((и ((с я тем> что> с дел(к) увеличения козфф(н(иенга (гспользовани» об<»рудования, он содержит грехразрядный бу4)ери(>(Й f)el a(cI f), ll(B(:T((f)(laf)>((и(ь(Й бу(1>()р((»(й регистр и десять блоков элементов И, причем выходы первого блока эппл(енто((11 подклк>чень(к первым трекi входам первого злол(енга ИЛИ, входы с четвертого ио девятый которо("о соедино)и;l с выходами второго блока злел(енгов 11, упрены(я(о(цие 50 оооо

1001 оооо

1001 оооо

1001

1000 оооо

0111

0101

0000 входы которого подключены к первой груп,пе управляющих шин, первая входная инфо11,(ацпонная шина соединена. с первым входо((( н(.(ходного регистра, а входные информаиио((н(:((:. шины cо aaroðîaf ио седьмую соедине >ны с соответсгву(ощими входами второго блока элементов И, десятый вход первого з>(еменга ИПИ соединен с первь(м выходом третьего блока элементов II, второй и греги(1 выход соединены с первыми входами

i второго и тр((гьего элел(енгов 11Л1(, cor>FBE ГСТИЕНИО И((>1н>1>Л1адИОННЬ(Е ВХОДЬ(Гре ГЬЕ(о ()пеке(зиел(ен Гов 11 соединены с ь(>сьл((>Й> дев)(го(1 и (((c>(((>é входиы) ш ин(1н)рл(ади»н(ь(л)и и(и((.1л(и, (>((инне(сщатый вход п(>рве(и .з>(е>.(е(> га ИЛ11 соединен с нирвь(л(и(,(х»1(о>,) (етве1>гого б((ока элемент >и 11> второй и (р.гий a)aai(I((a кот(>ро(о соедин> н((со вто() (л((> (>х(>/(((лн(в ((>ро(о и т1>о (((.>i о g(aем> () (((a> (1>111 соотве Гств(>дно, .а (fera;(> нх(>да(нт.1 >(о ll 1 ре1 ье(о э(((h(e((Гов 11 (111 нодк(н»ч(l! ь( с.он((>ет(.твенно к п)рному и втор(>му ((((ходам пятого ()>(т>л:i э((ел1енгон И, вь(х(>лы н. jlво(о, a(ro>I>o(о, третьего злел>(»((ов 1И11 и

11 третий выход пятого блока элементов И подключены соответственно к входам первого, sroporo, третьего и четвертого разрядов четырехразрядного сумматора, первые информационные входы шестого, седьмого и восьмого блоков элементов И соединены между собой и подключены к выходу первого разряда четырехразрядного сумматора, в горше входы шестого, седьмого и восьмого блоков элементов И соединены между со- у бой и подключены к выходу второго разряда четырехразрядного сумматора, а третьи входы соединены между собой и подключены к выходу третьего разряда сумматора, выход четвертого разряда которого объединен с р информационными входами девятого и деся» того блоков элементов И и первыми входа ми обоих элементов И, управляюшие входы третьего, четвертого, пятого, шестого, седьмого и восьмого блоков элементов И под- QQ ключены ко второй группе управляющих входных шин, а управляющие входы первого, девятого и десятого блоков элементов

И подключены к третьей группе управляющих входных шин, вторые входы первого «26 второго элементов И соединены соответственно с управляющими входами седьмого и

57 восьмого блоков элементов И, выходы игеотого блока элементов И через трехразрядный буферный регистр подключены к инфор мационным входам пятого блока элементов

И, выходы десятого блока элементов И с первого по третий через шестиразрядный буферный регистр подключены к информационным входам первого блока элементов И, а с четвертого по шестой через шестиразрядный буферный регистр - к информацион ным входам четвертого блока элементов И выходы седьмого блока элементов И подключены ко второму, третьему и четвертому входам выходного регистра, к входам с пятого по восьмой которого подключены соответственно выходы первого элемента

И и восьмого блока элементов И, к входам с девятого по двенадцатый - выходы второго элемента И и девятого блока элементов И, Источники информации, принятые во внимание при экспертизе:

i. УЛ.H nfai 8 В наг -1о-ВСц Confеi on5107l май Сотар(ех FC $0Tlc t10n$ Сомpu4 ei Desig Sept ember 4970.

2. М, М. Сухомлинов и др. Преобразователи кодов чисел, из-во "Техника, Киев, 1 965 с тр. 1 4 3.

532857

Составитель А. Шкатулла

Редактор Т. Иванова Техред И. Ковач Корректор И. Гоксич

Заказ 5449/203 Тираж 864 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, Ж-Ç5, Раушская наб., д. 4/5

Филиал ППП Патент, г. Ужгород, ул. Проектная, 4