Цифровой амплитудный дискриминатор

 

Союз Советсних

Социалистических

Республик

ИЗОБРЕТЕН ИЯ, = — — --—

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ г

1

1 ! ( (51) Дополнительное к авт. свид-ву— (22) Заявлено15,06.73 (21) 1932597/24 с присоединением заявки №(23) Приоритет(43) Опубликовано25,10.76,Бюллетень ¹39 (45) Дата опубликования описания 28.03.77

К;. 2

С,06 r- 7,0=

Государственный комитет

Совета Министров СССР по делам изобретений и открытий (53) УДК 621,325 (088,8) (72) Автор изобретения

10. Б, Иванов (71) Заявитель (54) ПИФРОВОЙ АМПЛИТУДНЫЙ ДИСКРИМИНАТОР

Изобретение относится к автоматике и вычислительной технике и может быть использовано для селекции сигналов по величине модуля разносги между амплитудами селекгируемого и эталонного сигналов. 5

Известны цифровые амплитудные дискриминаторы, содержащие григгерные регистры, распределители сигналов, инвергоры и элементы "И" в составе схемы управления и сумматора (1) и (2)„

Эти усгройсгва обеспечивают последовательное выполнение операций вычитания, восстановления модуля разности, сдвига и выделения нуля результата, позволяющих реализовать процедуру селектирования сигна-д лов по величине модуля разности между ними.

Наиболее близким техническим решением к предлагаемому является цифровой амплитудный дискриминатор на базе двоичного 20 логично-арифметического устройства, содержащий григгеры, инвергоры, элементы "И", сумматор, один из входов которого соединен с шиной эталонных сигналов, другой— через инвертор с шиной селекгируемэго сигнала, а третий — с прямым выходом первого триггера„Выход переноса сумматора подключен ко входу уcTcLHQBKII B нулевое состояние и через инвертор — ко входу установки в единичное состояние первого триггера, счетный вход которого соединен с шиной тактовых сигнало .

Дискриминатор содержит также и распределитель сигналов, первый выход которого соединен со входами первого и второгоэлеменгов "И" другие входы которых подключены к прямому и инверсному выходам пер вого триггера соответственно (3).

Однако сложность и невысокое быстродействие такого устройства ограничивают возможность его использования в аппаратуре обработки данных для селекции сигналов,так как для выполнения каждой очередной операции необходим возврат реву;,;; гата предыдущей операции на вход i строй.-.тьа.

11елью изобретения является упрощение устройства.

Это достигается тем, что в дискриминаторе торой выход распределигеля сигналов соединен со входами установки в еди532858 ничное состояние первого, второго и третьего триггеров„а третий. выход распределителя через третий и четвертый элементы

"И", другие входы которых подключены к дине тактовых сигналов, соединен со входами второго и третьего триггеров, инверсные выходы которых подключены к соогвет сгвующим входам первого и второго элемен« тов "И", выход сумматора — ко входу третьего элемента "И" и через инвертор «ко 10 входу третьего элемента "И", а выходы первого и второго элементов "И" — к выходу дискриминатора.

На фиг. l представлена блок-схема цифрового амплитудного дискриминатора; на фиг. 2 — временные диагсаммы.

Дискриминатор содержит шину 1 селекгируемого сигнала, шину 2 эталонных сигналов, шину 3 тактовых сигналов, одноразрядный сумматор 4, первый триггер 5, рас- о пределитель сигналов 6, второй и третий триггеры 7 и 8, инверторы 9-11 и элемен гы "И" 12-15, Шина 1 через инвергор 9 соединена с одним из входов сумматора 4, шина 2 — с

25 другим входом сумматора 4, выход 16 сумматора 4 соединен через элемент "И" 3 2 с установочным входом триггера 7, а гакже

repen»нвертср 11» через элемент "И" 13с установочным входом триггера 8.

Ю

Выход переноса 17 сумматора 4 соеди нен со входом уста»овки в нулевое состояние триггера 5 и через инвертор 10 установки — в единичное состояние этого т иг35 гера. Прямой выход 1Я триггера 5 соединен с третьим входом сумматора 4 и с элементом "И" 14, инверсный выход 19 триггера 5 — с элементом "ll" 15, Шина 3 соединена со счетным входом триггера 5 и входом распределителя с»гналов 6, а также с элементами "И" 12 и 13, Выход 2 0 распределителя 6 подключен к элементам "!<" 12» 13, выход 21 — к усгановоч»ым входам триггера 5, 7» Я, выход 22 — к элемепгам "И" 14 и 15„Вь ход триггера 7 подключен к элементу "И"

14, выход триггера 8 — к элементу "И" 15.

Выходы элементов "И" 14- и 15 соединены с выходом 23 дискриминатора, 69

На диаграммах иллюстрируегся работа дискриминатора для случая подачи»a его входы 1 и — семиразрядных операндов с

Селекцией модуля разности операндов на уровне единицы четвертого разряда, 65

На диаграмме А показана последовательность тактоьых сигналов, подаваемых на шину 3, па диаграмме Б - последователь ность значений разрядов (начиная с млад¹ro) кода, соответствующего амплитуде gg селектируемого сигнала, подаваемого на шину 1, на диаграмме  — го же самое для эталонного сигнала, подаваемого на шину.

В качестве примера выбраны значения амплитуды селектируемого сигнала 1101011 и эталонного сигнала 1001100 с модулем разности между ними, равным 0011111.

Устройство работает следующим образом.

В первом такте работы дискриминатора импульсом с выхода 21 распределителя 6 (диаграмма jl) триггер 5 устанавливается в с о стоян и е, при к о тор ом íà его выходе 1 8 присутствует разрешающий (единичный) сигнал (диаграмма Ж), а триггеры 7 и 8 — в состояние, при котором с их выходов на элемент "И" 14 и 15 подаются запрещак щие сигналы (диаграмма М и О, соогветст венно), Далее на входы сумматора 4 начинают

Поступать сигналы с шины 1 через инвертор

9 (диаграмма Г), с шины 2 (диаграмма В) и с прямого выхода триггера 5 (диаграмма Е), При этом в каждом такте на выходе 16 сумматора 4 возникаег сигнал, рав:ный значению суммы двоичных сигналов (диаграмма 7r<) поданных на er î входы, «на выходе 17 - c»I"íàë, равный значению переноса в следующий разряд (диаграмма 3)

Сигьэл с выхода 3 7 сумматора 4 пода» ется на вход установки в нулевое состояние триггера 5 и через инвергор 10 — на вход усгачовки в единичное состояние эгсьго триггера, благодаря чему задним фронтом тактового сигнала значение этого сиг- нала переписывается в конце каждого такта в триггер 5.

Сигнал с выхода 16 сумматора 4 поступает на элемент "И" 12 и через инвергор

11 — на элемент "И" 13. Поскольку в течение первых трех тактов эти вентили закрыты запрещающим сигналом с выхода 20 распределителя 6 (диаграмма К) состояние триггеров 7 и 8 в этих тактах не изменяются независимо ог значения сигналов на выходе 16 сумматора 4, В течение 4, 5,. 6 и 7 тактов на элементы "И" 12 и 3 3 с выхода 20 распределителя подаегся разрешающий сигнал л диаграмма K„В э-том случае гри наличии

î H бы одного еди»ичнс.-, с сигнала в пре» делах этих тактов на выходе 16 сумматс ра 4 триггер 7 перебрасывается в состоя ние, в котором с е "o выхода на элемент

"И" 14 поступает разрешающий сигнал на вход элеменга "И" 15 (диаграмма О), В восьмом такте с выхода 22 распределителя 6 на элементы 14 H 15 поступает разрешающий сигнал (диаграмма П), в ðåзульгаге чего на выход 20 дискриминатора

532858

Формула изобретения

5 поступает сигнал (диаграмма P), если при сутствуют разрешающие сигналы на прямом выходе 18 триггера 5 и выходе триггера 7 и если присутствуют разрешающие сигналы на инверсном выходе триггера 5 и выходе триггера 8, Таким образом, в процессе работы дискриминатора осуществляется выполнение сле-, дующих операций.

Преобразование прямого кода, соответст- 1О вующего амплитуде селектируемого сигнала„ в обратный с помощью инвертора 9, Преобразование обратного кода в дополнительный путем введения в первом такте в сумматор 4 "единица" с помощью coor- 15 ветствующей начальной установки триггера 5.

Вычитание величины амплитуды селектируемого сигнала из эталонного путем вь;— полнения операции суммирования прямого кода, соответствующего амплитуде эталонного сигнала, с дополнительными, соответствующим амплитуде селектиру-емого сигнала, с помощью сумматора 4 и триггера 5 в пределах 1 —; 7 тактов, 25

Отсечка младших разрядов разности, формируемой на выходе 16 сумматора 4, с помощью подачи запрещающего сигнала в первых грех тактах с выхода 20 распределителя 6 на входы элементов "И" 12 и 13, ®

Анализ знака разности с помощью триггера 5 по значению переноса в восьмой разряд (если в восьмом такте триггер 5 стоит в положении, когда на его прямом выходе 18 присутствует разрешающий сигнал, разность положительная; если разрешающий сигнал присутствует на инверсном выходе 1 9 триггера 5, разность отрицательная).

Анализ превышения модуля значения единицы четвертого разряда в случае положительной разности с помощью подачи сгарших разрядов разности на вход триггера 7 (наличие хотя бы одной единицы в старших

45 разрядах модуля разности, вызывающее переброс триггера 7, указывает на превышение равенства моду-лем разности значения единицы четвертого разряда; отсутствие пе реброса триггера 7 означает, что модуль О разности меньше единицы четвертого разряда ), Восстановление модуля разности в случае отрицательной разности с помощью инвертора 11 (в этом случае с выхода 16 @ сумматора 4 поступает дополнительный код модуля разности).

Анализ превышения модулем разности значения единицы четвертого разряда в случае отрицательной разности с помощью триг-69 гера 8 аналогично тому, как это делается триггером 7 для случая положительной разностии.

В конечном итоге наличие сигнала на выходе 23 дискриминатора, формируемого в восьмом такте, означает, что селектируемый сигнал отличается ог эталонного по амплитуде на величину, равную или превышающую значение единицы четвертого раэряда, В случае, если это отличие меньше единицы четвертого разряда, сигнал в вось мом такте на выходе 23 дискриминатора отсутствует.

Подача тактовых сигналов со входа 3 дискриминатора на элементы "И" 12 и 13

Используется для orсечкп начальной части сигнала на входах триггеров 7 и 8 (диаграммы А II П) с целью избежания возникновения ложных сигналов íà входах этих триггеров вследствие переходных процессов, проходных процессов, происходящих в начале такта, Предложенньш цифровой амплитудный дискриминатор позволяет решить задачу селекции сигналов по величине модуля разности между селектируемым и эталонным сигналом с минимальны:и затратами оборудования, что в свою очередь обеспечивает существенное упрощение аппаратуры цифрс вой телемerpIIII, где наиболее часто прихс дится решать указанную задачу в процессе уплотнения данных, цифровой амплитудный дискриминатор, содержащий триггеры, инверторы, элементы

"И", сумматор, один из входов которого соединен с шиной эталонных сигналов, другойчерез инвертор с шиной селектируемого сигнала, а третий — с прямым выходом первого триггера, выход переноса сумматора подключен ко входу установки в нулевое состояние и через BHBBplop - ко входу у-становки в единичное состояние первого триг гера, счетный вход которого соединен с шиной тактовых сигналов, и распределитель сигналов, первый выход которого соединен со входами первого и второго элементов

"Vl", другие входы которых подключены к прямому и инверсному выходам первого триггера соответственно, о т л и ч а ю— щ II и с я тем, что, с целью упрощения дискриминатора, второй выход распределителя сигналов соединен со входами установки в единичное состояние первого, второго и третьего триггеров, а третий выход раопределителя через третий и четвертый эле532858

1 менты "И", другие входы когорь.х подк,по".ены к нине гакговь,х сигналов, соединен со входами вгорого и грег/.его гоиггеров, инверсные выходь: которых подключены к соогвегствуюи им входам первого H второго элементов И", вых >д сум: tçòора — кэ входу

// Ч трегьег. элемента И и через иивертор

// // ко входу четвертого элемента И, а вы///, // ходы перво;о и второго элементов И вЂ” к выходy дискримие1агора

Источники информации„принятые во внимание при экспертизе:

1, Чу Я, Организация ЭВМ и микропрограммирование, Нью-Джерси, 1 972, стр. 246-25 2.

2, Папернов А. А. Логические основы

УВТ, М„"Советское радио", 1972 г„ сгр, 1 87-2 93.

3, Патент США Ке 3811039, класс

2 3 5-1 65 о г 1 4,02,74 г, 2 3

" ос.;авиа епв 10 Иванов

Редактор Л. Наюодна;-. 1е:.-р.-.., И Кова, Коррекжр И. Г си"Заказ 5449/202 Т - н: Подписное

Ц11ИИ11И I.ог-;д рственногс комитета Совета Министров СССР

;с дедам изобретений и открытий . ..: 3035, Москва,. К-35, Раушская наб., д. - /5

Филиап 1::1 11 11атент", г. Ужгород, ул. Проектная, 4