В. И. Варнаков, Л. Ж. Гаспарян, А. М. Иванов, В. И. Краснов, Е. К, Муранков, И. Ф. Мусатов, H. Я. Ольхова, Г. К. Сивков и О. В. Росницкий (71) Заявитель (54) ЗАПОМИ НА1ОЩЕЕ УС1 РОЙСТВО

Изобретение относится к цифровой вычислительной технике и может быть использовано в цифровых вычислительных машинах и системах.

Известны запоминающие устройства, применяемые в вычислительной технике, содержащие адресный регистр, подключенный к дешифратору адреса, соединенному с накопителем (1, 2). Однако известные запоминающие устройства не обеспечивают унификации схемных, конструкторских и технологических решений на единой основе и не имеют достаточных функциональных возможностей. Из известных запоминающих устройств наиболее близким к изобретению по технической сущности является запоминающее устройство, содержащее последовательно соединенные адресный регистр, дешифратор адреса и накош1тель, блок постоянной памяти и кодовые шины (3). Это запоминающее устройство разработано с постоянной длиной слова и не может изменять длину слова; работает с постоянной организацией выборки информации: параллельной, последовательной или параллельно-последовательной; не имеет возможности перестройки структуры без существенного изменения его схемы и конструкции.

Целью изобретения является расширение функциональных возможностей устройства и расширение области его применения. В описываемом устройстве это достигается тем, гго в него введены последовательно соединенные регистр выоора программы и дешифратор выбора программы, олок формирователей и блок

5 выоора двоичного слова, выходы которого подключены к кодовым шинам, одни из в«одов блока выбора двои шого слова соединены с вы«одами накопителя, другие входы вЂ” с выходами блока формирователей, в«оды которо10 10 подсоединены к вы«одам блока постояшюй памяти, в«оды блока постоянной памяти подключены к выходам дешифратора выбора программы.

На чертеже представлена блок-с«ема описы15 ваемого устройства.

Оно содержит адресный регистр 1, дешифратор адреса 2, накопитель 3, блок выбора двоичного слова 4, регистр выбора программы

5, дешифратор выбора программы 6, блок по20 стоянной памятн 7 и блок формирователей 8.

В запоминающем устройстве последовательно соединены адресный регистр 1, дешифратор адреса 2 и накопитель 3. Одни из входов блока выбора двоичного слова 4 соединены с

25 выходами накопителя 3, а другие входы блока выбора двоичного слова 4 подключены к выходам блока формирователей 8, в«оды которого подключены к выходам блока постоян1i0H памяти 7. Входы блока постоянной памяти

30 7 подключены к вы«одам дешифратора выбо5

45 ра программы б, входы которого под.:(лючены к выходам регистра выбора .рог!..2;,!мы 5.

На адресный регистр l подаетс;! код адреса, в соответствии с которым дешифратор адреса 2 выбирает в накопителе 3 одну пз адресных и!! . Одновременно с кодом адреса на ре!Нсгр выбора программы 5 подается код коммуг!!ц!!!! Выходной информации, в соотьетствпп с которым в дешифраторе выбора программы о вырабатываются сигналы, управляющие работой блока постоянной намиг!! 7, хранящего программу выбора двоичного слоБHIGPBHIIB I 113 0 !ока rlocTQHIIHОЙ памЯТ!!

7 ll p 0 i" p B ill Ii! B H bl G o p B II o i! il H o r o пает на блок формирователей 8, который выpB0BTbII3B0T Одн i или несколы(0 ком оинаций управляющи (сигHI!лов, поступающих на блок выоора двоичного слова 4. Одновременно с управляющими сп! Налам11, постуi!2!0HliDIH из алока формирователей 8, в блок ьыбора дво-! чпого слова 4 i!3 накопителя, подается ин(P 0 P i>1 B II I I O H kl O C C JI O B O gl;I H HO I I Р P 2 3 P H + 0 1:, ropoe может быть разделено в зависимости or управляющих сшналов на и слов длиной R разрядов.

Число слов с I:çìåíÿþùnìcÿ форматом, ко !орое можно выделить из запоминающего устP ройстиа, записывается в виде а=- вЂ”вЂ”

Я где n вЂ” шсло слов переменного формата, выделенное из запоминающего устройства;

Р вЂ” максимальное число разрядов, выбранных одновременно дешшрратором адреса 2 в соответствии с кодом адреса (вели !Нна постоянная для конкретного типа запоминающего устройства);

R вЂ” чис;10 разрядоВ В словс (длина c:IoВ2 МЕНЯЕТСЯ В 32ВИСИМОСТП ОТ НУ ЯД потребителя).

Так, например, прп Р= 144 разряда и

R=9, 18, 36, 72 или 144 разряда можно получить n= 16, 8, 4, " пли 1 слово соответственно. г12 выходе блока выбора двоичного слова 4 в зависимости от кода адреса и кодов программы выбора двоичного слова можно выделять слова в параллельном, последовательном или параллельно-последовательном режимах работы.

11всдение регистра выбора программы 5, дешпфратора выбора программы б, блока постоянной памяти 7, блока формирователей 8

II Олока выоора ДвоичнОГО слОВ2 4 ВыГОДнО отличает описываемое устройство от известного, так как позволяет перестраивать структуру запомпна1ощего устройства путем изменения длины слова, работать в последоватсльHî 1, параллельном ii;ii! последовательно-iiBраллельном режиме выдачп информации в

3 а В и с и i o cT I I o T н 1 .?кд и 0 тр е б и тел я . 11 р и х! е и ehill ОПИСЫВ2! МОГО УСТРОйСТВа ПОЗВОЛЯЕТ РЕшить вопрос унификации за! оминающпх устройств прн эксплуатации их в различных вычислптсльпь;х машинах и системах, так как устраняет разработку ряда за1,омипающих устройств, имеющих только отдельные признаки.

Формула изобретения

Запоминающее устройство, содержащее последовательно соединенные адресный регистр, дешифратор адреса и накопитель, блок постоя!шой памяти и кодовые шины, о т л и ч а ющееся тем, что, с целью расширения области применения устройства, в него введены последовательно соединенные регистр выбора программы и дешифратор выбора программы, блок формирователей и блок выбора двоичного слова, выходы которого подключены к кодовым шинам, одни из входов блока выбора двоичного слова соединены с выходами накопителя, другие входы вЂ” с выходами блока формирователей, входы которого подсоединены к выходам блока постоянной памяти, входы блока постоянной памяти подключены к выходам дешифратора выбора программы.

Источники информации, принятые во внимание прп экспертизе:

1. Лвторское свидетельство СССР № 37б808, М. Кл." G 11С 17/00, 1971.

2. Лвторское свидетельство СССР ¹ 379933, М. Кл G 11С 17/00, 1971.

3. Лвторское свидетельство СССР № 377873, М. Кл G 11С 9/00, 1970.

543010

Составитель А. Вороний

Техред А, Камышникова

Корректор 3. Тарасова

Редактор Л. Тюрина

Типография, пр. Сапунова, 2

Заказ 109/18 Изд. М 111 Тираж 769 Подписное

ЦНИИПИ Государственного комитета Совета Мшгистров СССР по делам изобретений и открытий

113035, Москва, К-35, Раушская наб., д. 4/5

Способ крепления жгута кодовых проводов в трансформаторном постоянном запоминающем устройстве // 529480

Каретка для прошивки постоянных наполнителей // 519758

Способ изготовления матрицы для запоминающего устройства // 515152

Оперативное запоминающее устройство // 514341

Реверсивный дешифратор // 513493

Устройство для плетения запоминающих матриц // 511625

Устройство для регистрации информации // 506910

Матричный накопитель // 506060

Способ изготовления матриц запоминающих устройств // 503290

Постоянное запоминающее устройство (пзу) х-конфигурации // 2134915

Изобретение относится к ПЗУ Х-конфигурации

Конструкция ячейки памяти с вертикально расположенными друг над другом пересечениями // 2156013

Изобретение относится к вычислительной цифровой технике, конкретно к конструкции ячейки памяти с вертикально расположенными друг над другом пересечениями

Устройство для умножения напряжения // 2159472

Изобретение относится к устройству для создания отрицательного высокого напряжения, которое требуется, например, для программирования электрически стираемой программируемой постоянной флэш-памяти

Схема для генерации отрицательных напряжений // 2189686

Изобретение относится к схеме для генерации отрицательных напряжений с первым транзистором, первый вывод которого соединен с входным выводом схемы и второй вывод которого соединен с выходным выводом схемы и вывод затвора которого соединен через первый конденсатор с первым выводом тактового сигнала, со вторым транзистором, первый вывод которого соединен с выводом затвора первого транзистора, второй вывод которого соединен со вторым выводом первого транзистора и вывод затвора которого соединен с первым выводом первого транзистора и со вторым конденсатором, первый вывод которого соединен со вторым выводом первого транзистора, а второй вывод которого соединен со вторым выводом тактового сигнала, причем транзисторы являются МОП-транзисторами, выполненными, по меньшей мере, в одном тройном кармане (Triple Well)

Масштабируемое устройство обработки данных // 2201639

Многомерная структура адресации для электронных устройств // 2248626

Изобретение относится к средствам, обеспечивающим возможность адресации в устройстве, содержащем один или более объемных элементов

Способ неразрушающего хранения и извлечения данных и устройство для осуществления данного способа // 2271581

Изобретение относится к устройству хранения данных, к способу осуществления бездеструктивного считывания данных и способу придания поляризации парам субъячеек памяти

Модуль полупроводниковой памяти и приемный блок устройства записи-считывания для него // 2327235

Игровая система, позволяющая определять местоположение игрового устройства в казино // 2335802

Изобретение относится к игровым системам и, в частности, к способам и средствам, позволяющим определять местоположение игрового устройства в казино