Устройство для умножения

Авторы патента:

G06F7/39 - Способы и устройства для обработки данных с воздействием на порядок их расположения или на содержание обрабатываемых данных (логические схемы H03K 19/00)

ОПИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТ1аЛЬСТВУ

Союз Советских

Социалистических

Республик (») 555401 (61) Дополнительное к авт. свид-вувЂ” (22) Заявлено 02.10.75 (21) 2177513/24 с присоединением заявки № (23) Приоритет (43) Опубликовано 25.04.77. Бюллетень №15 (45) Дата опубликования описания 28.06.77 (51) М. Кл.

G 06 F 7/39

Государственный комитет

CoB8Ts Министров СССР па делам нзабретений н открытий (53) УДК 687.325 (088.8) (72) Авторы изобретения

Н. Н. Горнец, И. В. Сперанская и И. 10, Сперанский (71) Заявитель

Московский институт радиотехники, электроники и автоматики (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств.

Известно устройство для умножения чисел, содержащее регистры множимого и множителя, сумматор и логические элементы. Однако в этом устройстве отсутствует возможность умножения отрицательных чисел на два разряда.

Наиболее близким техническим решением к изобретению является устройство, содержащее регистр множимого, регистр множителя, комбинационный сумматор, регистр поразрядных сумм и регистр переносов, причем выход регистра переноса подключен к первому входу комбинационного сумматора, выход суммы по модулю два комбинационого сумматора подключен к входу регистра подразрядных сумм, выход переноса первого младшего разряда комбинационного сумматора подключен к входу второго младшего разряда регистра переноса, выход переноса второго младшего разряда комбинационного сумматора подключен к входу первого младшего разряда комбинационного сумматора, входные шины.

Недостатком известного устройства является узкий диапазон перемножаемых чисел и низкое быстродействие.

Цель изобретения вЂ” расширение диапазона умножаемых чисел и повышение быстродействия.

5 Это достигается тем, что в устройство ввецены группы элементов И, триггер, дешифратор, причем выход регистра множимого подключен к входам элементов И первой группы, вторые входы которых подключены к выходу децшфратора и к входу

L0 триггера, выход которого подключен к первому входу дешифратора и к первым входам элементов

И второй группы, вторые входы которых подключены к первой входной шине, к первым входам элементов И третьей и четвертой групп, выходы

l5 элементов И четвертой группы подключены к второму входу комбинационного сумматора, второй выход которого подключен к первым входам элементов И пятой группы, выходы которых подключены к входу регистра переноса, 20 выходь< элементов И первой группы подключены к третьему входу комбинационного сумматора, четвертый вход которого подключен к выходам элементов И второй группы, выходы двух младших разрядов комбинационного сумматора подключены

25 к соответствующим входам элементов И третьей

I ðóíïbt, вторые входл1 элеме1гтов И пятой групп!> подключены K Broðort в .Одной шине, На чертеже показана схема предлагаемого устройства.

Устройство для умножения содержит регистр множимого 1, регистр множителя 2, комбинационный сумматор 3, регистр поразрядных сумм 4, регистр переноса 5, триггер 6, дешифратор 7 и группы элементов И 8 вЂ” 12.

Работа устройства заключается в следующем.

В исходном состоягп(и в регистре 1 хранится множимое, в регистре 2 вЂ” множитель В каждом такте умножения производится прямая, инверсная

1ши прямая со сдвигом на один разряд влево передача множимого на первый вход сумматора 3 или передача множимого блокируется. Тип передачи множимого определяется комбинацией двух очередных разрядов множителя с помощью дешифратора 7, а также триггера 6.

Получающаяся в каждом такте умножения сумма по модулю два за исключением двух ее младших разрядов с соответствующего выхода сумматора 3 записывается в регистр 4. Суммы, выработанные в (n+1) и (и+2) -м разрядах сумматора 3 записываются в два старших разряда регистра 2. Эти разряды в предыдущем такте были освобождены при сдвиге множителя в регистре 2 на два разряда вправо.

Переносы, вырабатываемые сумматором 3 в каждом такте умножения, записываются со сдвигом на один р.;зряд вправо в регистр 5 за исключением переноса из (и+2)-го разряда сумматора, который в этом же такте поступает на первый вход (n+1 I - l o разряда сумматора. Таким образом, в каждом такте осуществляется пробег переноса всего чсрез ош(н разряд. Исобходимое для этого время незначительно по сравнению с длительностью

1акта и не зависит оТ количества разрядов сомножителей.

При необходимости вычитания множимого из предыдущей суммы частичных произведений на сумматор подается гп(версный код множимого, тем самым из времени преобразования множимогo исключается время на распространение переноса из младшего разряда множимогo. Получение дополнения от множимого осущес-вляется в следующем такте умножения подачей дополните!!ы(ОЙ единицы из триггера 6 на первый вход (и+2)-го разряда сумматора 3.

В такте n/" лля выл(О!1нения коррекции при умножении на отр!щательный множитель lipoH3130дится, множе1п!е на знакову(о пару разрядов множителя. Поэтому в и/? такте пс! (.нос!1 заносятся в регистр 5 со сдвигом I!a Один разряд влево, а поразрядная (1мма подается на сумматор 3 в (n/2+1) -м такте без слн(н it. М!(ох(итс 1ь в гактс и/2 также не сдвигас1с!!. Л:!1! завершения преобразования Пион «>it(.,1сгп! я 9,! I(!It o!I II! r T)" r t tи н>1 и K Î (! П13и ".т(!!1!iII(".it>li(1 >r>t!)ivt!1 o!!o (. 1>> >Ки1 IIK () (и, +1 . В

1(О>1 11K I ((l ;", i !:It >i>.! 1 j:lllTLIli! 6 !!О t;1 1 с>! llo !1 (1,1 1-ri разряд сумматора, а в его и-й разряд на первый вход так как сдвига в предыдущем такте не

1 было. В (и/2+))-м такте множимое не подается на первый вход сумматора. Суммирование в этом такте производится с распространением переносов по сквозной цепи, предусмотренной в сумматоре 3.

Запись окончательного произведения производится в регистр 4.

Итак старшие и разрядов результата находятся

10 в регистре 4, младшие (n- 2) разряда находятся; в старших разрядах регистра множителя 2.

Таким Образом, предлагаемое устройство не требует предварительного преобразования сомножителей в прямой код и последующего преобразования произведения в дополнительный код, что приводит к повышению быстродействия 13cего устройства в сравнении с известным.

Формула изобретения

Устройство для умножения, содержащее регистр множимого, регистр множителя, комбинационный сумматор, регистр поразрядных сумм и

25 регистр переноса, причем выход регистра переноса подключен к первому входу комбинационного сумматора, выход суммы по модулю два которого подключен к входу регистра поразрядных сумм, выход переноса первого младшего разряда комбинацио1шого сумматора подключен к входу второго младшего разряда регистра переноса, выход переноса второго младшего разряда комбинационного сумматора подключен к входу первого младшего разряда комбинационнбго сумматора, входные шины, о т л и ч а ю щ е е с я тем, что, с целью расширения диапазона умножаемых чисел и повышения быстродействия, в устройство введены группы элементов И, триггер, дешифратор, причем выход регистра множимогo подключен к входам элементов И первой группы, вторые входы которых подключены к выходу дешифратора и к входу триггера, выход которого подключен к первому входу дешифратора и к первым входам элементов И второй группы, 45 вторые входы которых подключены к первой входной шипе, к первым входам элементов И третьей и четвертой групп, выходы элементов И четвертой группы подключены к второму входу комбинационного сумматора, второй выход которого подкчючсн к первым входам элементов И пятой группы, выходы которых подключены к входу регистра переноса. выходы элементов И нерВОн группы подключены к третьему входу комбинационного сумматора, четве!)тый вход которого подключен к выходам . 1лемсптов И

Нто!>ОЙ 1 11>> It!!I>t> Bt>ti(ojtt>t tl!1Õ М>211!Ц!1ИХ Ра3D. tl>OB

t>.OMtrItlI;ItItrO1tIIOI О )- УМЧЗ!OP(I 1!О 1K!fin)1(. 1!>>! К со01!1) Tcп3у1(111ц1м trxC!I,.lм э!1с мс11(он 11 Гре1ьей

«р>> ttttf>I. в ГО!1ые Вхо>111 э.lсме!! ГОВ И tt tt I) >l! 1 !t",t!111>1

I!О>!К:110 It, I К 1!1(Рой II>;)r:Öt()tt 1!И)I!c

555401

Составитель В Жуков

Те "Ред Н. Бабурка

Корректор И Гоксич

Рсдактор Р» Гончар

Заказ 459/23

Филиал ПН11 "11атснт", г. Ужгород, ун. Проектная. 4

Тираж 818 Подписное

ЦНИИПИ Госунарствениого комитета Совета Министров (YCP но делам изобрстсний и открьгтий

113035. Москва, Ж-35, Раушская наб.. д. 4/б

Множительно-делительное устройство // 553614

Устройство деления чисел без восстановления остатка // 551642

Дешифратор для запоминающего устройства // 551639

Устройство для настройки однородной структуры // 551638

Частотно-импульсное устройство умножения // 550635

Устройство сдвига // 548891

Устройство для деления // 547766

Суммирующее устройство // 546882

Устройство для формирования знака результата поразрядного сложения // 544963

Бортовая система регистрации полетных данных // 2101755

Изобретение относится к вычислительной технике и предназначено для регистрации и контроля входных параметров, а именно, параметров полета летательного аппарата

Ячейка однородной среды // 2103724

Изобретение относится к вычислительной технике и, в частности, к архитектурам перестраиваемых матричных процессорных СБИС, использующих структурную перестройку (реконфигурацию), т.е

Многофункциональное устройство генина а.и. (варианты) // 2106673

Изобретение относится к электроизмерениям, автоматике, импульсной, преобразовательной и др.технике и может быть использовано в качестве многофункционального устройства, например, сравнение фаз или напряжений, или длительностей, или формирователей в интегральном исполнении

Модуль матричного коммутатора // 2110831

Изобретение относится к вычислительной технике и может быть использовано при построении средств коммутации мультипроцессорных систем, абонентских систем связи с децентрализованным управлением, коммутационных средств параллельного обмена информацией в измерительных системах

Сжиматель выделяемых символов в двоичной комбинации // 2110832

Изобретение относится к цифровой связи и может быть использовано в выделителях канальных цифровых сигналов для поеобразования структуры двоичной комбинации сжатием выделяемых символов

Модуль матричного коммутатора // 2116664

Изобретение относится к вычислительной технике и может быть использовано при построении средств коммутации специализированных мультипроцессорных вычислительных систем, микроконтроллерных сетей и средств параллельного обмена информацией в измерительных системах

Способ оперативной диагностики состояний многопараметрического объекта по данным измерительной информации // 2125294

Изобретение относится к области структурного распознавания образцов и может быть использовано в автоматизированных системах оперативной диагностики технического и функционального состояний многопараметрического объекта по данным измерительной информации, а также в системах идентификации, распознавания, контроля и диагностики технического и функционального состояния изделий авиационной и космической промышленности, энергетике, магистральных трубопроводов и т.п

Устройство для мультипрограммирования конвейерных систем // 2127898

Изобретение относится к вычислительной технике и преимущественно может найти применение при автоматизированном составлении расписаний работы детерминированных систем конвейерного типа, широко используемых в настоящее время на производстве, транспорте, учебном процессе, военной области, науке, например статистическом моделировании (по методу Монте-Карло), и в других областях, где технологические процессы представляют собой конвейерные системы

Ячейка однородной ветвящейся полиномиальной среды // 2129297

Изобретение относится к области вычислительной техники и техники передачи дискретной информации

Ячейка однородной полиномиально-вычислительной среды // 2129298

Изобретение относится к области вычислительной техники и техники передачи дискретной информации