Устройство для подсчета ошибок в фазирующей по циклу последовательности

 

Союз Советских

Социалистических

Республик

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (1i) 559429 (61) Дополнительное к авт, свнд-ву (22) Заявлено Q 7 Q7 75 (21) 2 1 52958/09 с присоединением заявки № (23) Приоритет (43) Опубликовано 25.05.77Бюллетень № 1 (46) Дата опубликования описания11.07.77 (51) М. Кл.е

Н 04 14 11/08

Государственный квинтет

Соввта Мнннстров СССР оо делам нзобрвтеннй и открытнй (53) УДК 621.394. .662.2(088 8) В. М. Заморкин (72) Автор изобретения (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ПОДСЧЕТА ОШИБОК

B ФАЗИРУ10ШЕЙ ПО UHKJIY ПОСЛЕДОВАТЕЛЬНОСТИ

Изобретение относится к радиосвязи н .может использоваться при передаче тестовой информации по радиоканалу.

Известно устройство для подсчета ошибок в фаэируюшей по циклу последовательс ности, содержащее последовательно соединенные блок памяти, сумматор по модулю два, детектор ошибок и приемник тестовой информации, соединенный с первым входом блока памяти, к другим входам которого подключены выходы формирователя пачки высокочастотных импульсов, соединенного также с вторым входом сумматора по модулю два через генератор сигналов фазового пуска, другой выход которого подключен к соответствующему входу формирователя пачки высокочастотных импульсов.

Такое устройство не позволяет произвести точный подсчет ошибок за весь сеанс передачи тестовой информации, включая вре мя вхождения в цикловой синхронизм, поскольку при фазировании по циклу приемника тестовой информации информация о числе искаженных символов в фазируюшей по следовательности теряется.

Предлагаемое устройство для подсчета ошибок в фаэируюшей по циклу последовательности отличается от известного тем, что в него с целью повышения точности подсчета ошибок введены триггер и элемент И, а соответствуюшие выходы дет;:ктора ошибок подключены к входу вычитан-«. приемника тестовой информации через последовательно соединенные триггер v. эле10 мент И, к другому входу которого подклиъ-чен выход сумматора по модулю два, На чертеже представлена структурная электрическая схема предлагаемого устройства для подсчета ошибок.

l5 Устройство содержит последовательно соединенные блок памяти 1, сумматор 2 по модулю, детектор ошибок 3 и приемник тестовой информации 4, соединенный с первым входом блоке памяти 1.

20 К другим входам блока памяти 1 подключены выходы формирователя 5 пачки высокочастотных импульсов, который соединен также со вторым входом сумматора

2 по модулю два через генератор 6 сигиа25 лов фазового пуска, другой выход которого

559429 подключен к соответствующему входу формирователя 5.

Соответствующие выходы детектора ошибок 3 подключены к входу вычитания приемника тестовой информации 4 через последовательно соединенные триггер 7 и элемент

И 8. К другому входу элемента И 8 подключен выход сумматора 2 по модулю два.

Устройство работает следующим образом.

Посимвольно принятая иэ канала cases последовательность, хранящаяся в блоке памяти 1, сравнивается в сумматоре 2 по модулю два с последовательностью, выработанной генератором 6. Управляющими для блока памяти 1 и генератора 6 яьляются сигналы формирователя 5, запускаемого тактовым импульсом малой GKopocTB Т

При появлении на выходе регистра сдвига 9 детектора ошибок 3 единицы, записанной в 20 него тактовым импульсом Т, за время формирования пачки сдвига д, меньшее промежутка между тактовыми импульсами

Т и Т>, триггер 10 детектора ошибок устанавливае тся в состояние, при котором запрещается прохождение импульса Т через элемент И 11 детектора ошибок для фазового пуска в приемник тестовой информации 4.

Если число совпадений в принятой из ка- З0 нала связи и выработанной генератором 6 последовательностях меньше Р, то единица на выходе регистра сдвига 9 в данном такте не появится. Тактовый импульс Т прохождение которого через элемент И 11 обусловлено установкой триггера 10 в единичное состояние при помощи тактового имульса Т, поступит для фазового пуска в приемник тестовой информации. 4, а также установит триггер 7 в единичное состояние.

В следующем такте с запуском формирователя 5 сигналы несовпадения с сумматора 2 по модулю два через элемент И 8 станут поступать на вход вычитания счетчика ошибок 12 приемника тестовой инфор- 45 мацки 4 до тех пор, пока не появится единица на выходе регистра сдвига 9, Таким образом, на вход вычитания счетчика ошибок 12 поступит (p - ) импульсов, т.е. устройство фактически формирует разность между максимально допустимым числом искажений фазирующей последовательности в канале связи и числом искажений, наблюдаемым в действительности. Поэтому счеч чик ошибок 12 предварительно должен быть установлен в состояние Р . Если же фазирующая последовательность передается к раз, то счетчик ошибок 12 должен быть предварительно установлен в состоянием Г.

По окончании фазирования приемник начинает анализ тестовой информации с выдачей импульсов ошибок на вход суммирования счетчика ошибок 12.

Технико-зкономическая эффективность изобретения обусловлена возможностью повысить точность подсчета ошибок для оцен- ки качества работы канала связи при передачи по нему тест-сигнала не только за время передачи тесчсигнала, но и за время вхождения приемника в цикловой синхронизм. При большом уровне помех в канале связи и при длительном времени вхождения приемника в синхронизм получение дополнительной информации о количестве ошибок за время фазирования позволяет оценить качество работы канала эа весь сеанс связи.

Формула изобретения

Устройство для подсчета ошибок в фазирующей по циклу последовательности, содержащее последовательно соединенные блок памяти, сумматор по модулю два, детектор ошибок и приемник тестовой информации, соединенный с первым входом блока памяти, к другим входам которого подключены выходы формирователя пачки высокочастот ных импульсов, соединенного также с вторым входом сумматора по модулю два через генаратор сигналов фазового пуска, другой выход которого подключен к соответ-ствующему входу формирователя пачки высокочастотных импульсов, о т л и ч а ющ е е с я тем, что, с целью повышения точности подсчета ошибок, в него введены триггер и элемент И, а соответствующие выходы детектора ошибок подключены к входу вычитания приемника тестовой информации через последовательно соединенные триггер и элемент И, к другому входу которого подключен выход сумматора по модулю два.

5594 29

Из н сваял

Составитель И. Тюрина

Редактор Г. Котельский Техред Н. Андрейчук Корректор A. Г!ласенко

Заказ 1359/ill Тираж 815 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССf по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент", r. -Ужгород, ул. Проектная, 4