Устройство для защиты памяти

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (,iI 574 774

Союз Советских

Социалистических

Республик (61) Дополнительное к авт. свид-ву (22) Заявлено 17.05.76 (21) 2361297/24 с присоединением заявки №

ГосУдаРственный комитет (23) Приоритег

Совета Министров СССР но делам изобретений Опубликовано 30.09.??. Бюллетень № 36 (51) M. Кл, G 11С 29/00 (53) УДК 681.327(088.8) и открытий

Дата опубликования описания 27.09.77 (72) Авторы изобретения

М. Н. Бобов и А. А. Обухович (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ЗАЩИТЫ ПАМЯТИ

Изобретение относится к запоминающим устройствам.

Известно устройство для защиты памяти, содержащее регистры, дешифраторы, блоки сравнения адресов, логические элементы И, ИЛИ, HE (1).

Однако такое устройство осуществляет защиту на уровне страниц и не позволяет защищать отдельные ячейки памяти.

Наиболее близко к изобретению устройство для защиты памяти, содержащее датчик интервалов времени, подключенный выходом к первому входу элемента И, блок регистрации адреса, входы которого соединены соответственно с адресными шинами и выходом элемента И (2).

Это устройство обеспечивает защиту отдельных ячеек памяти, так как разрешение на допуск к запрашиваемой ячейке памяти выдается только после сравнения кодового адреса запрашиваемой ячейки с адресом, записанным в регистре допуска, но оно обладает низким быстродействием, обусловленным тем, что разрешение на допуск выдается после сравнения кодового адреса запрашиваемой ячейки памяти с каждым из кодовых адресов.

С целью повышения быстродействия предлагаемое устройство снабжено последовательно соединенными дешифратором, ключевыми элементами, триггерами, дополнительными элементами И и элементом ИЛИ, выход которого подключен ко второму входу. элемента

И, входы дешифратора и датчика временных интервалов соединены соответственно с адресб ными шинами и выходами дополнительных элементов И, причем одни из входов последних подключены к соответствующим выходам ключевых элементов.

На чертеже изображена схема предложен10 ного устройства для защиты памяти.

Устройство содержит блок 1 регистрации адреса, дешифратор 2, ключевые элементы 3, триггеры 4, дополнительные элементы И 5, датчик б интервалов времени, элемент И 7 и

15 элемент ИЛИ 8.

Дешифратор 2, ключевые элементы 3, триггеры 4, элементы И 5 и элемент ИЛИ 8 соединены последовательно. Входы дешифратора 2 и датчика 6 соединены соответственно с ад2о ресными шинами 9 и выходами элементов И

5, одни из входов которых подключены к соответствующим выходам ключевых элементов 3.

Выход датчика б соединен с первым входом элемента И 7, второй вход последнего под25 ключен к выходу элемента ИЛИ 8.

Устройство работает следующим образом.

В начальном состоянии производится установка триггеров 4, для чего на шины 9 подаются коды адресов ячеек памяти, подлежа:-О щих защите. При этом на соответствующих

574774 выходах дешифратора 2 появляются сигналы, которые через ключевые элементы 3 устанавливают соответствующие триггеры 4 в единичное состояние, подготавливая тем самым < рабатывание элементов И 5. Триггеры 4 в единичном состоянии определяют допуск к соответствующим ячейкам памяти.

Кодовый адрес запрашиваемой ячейки поступает в блок 1 и дешифратор 2. На соответствующем выходе дешифратора появляется сигнал, который через один из выходов ключевых элементов 3 поступает на вход соответствующего элемента И 5. Если к запрашиваемой ячейке памяти разрешен допуск, то на вход этого элемента И 5 подается разрешающий сигнал с соответствующего триггера 4.

Элемент И 5 срабатывает и через элемент

ИЛИ 8 открывает элемент И 7, а также запускает датчик 6 интервалов времени, Датчик 6 формирует временной интервал, в течение которого разрешается допуск к запрашиваемой ячейке памяти. Этот сигнал через открытый элемент И 7 поступает в блок 1, выдающий сигнал разрешения допуска в течение сформированного интервала времени.

Таким образом, предложенное устройство позволяет выдавать разрешение на допуск за время, равное анализу одного кодового адреса, что существенно повышает его быстродействие.

Формула изобретения

5 Устройство для защиты памяти, содержащее датчик интервалов времени, подключенный выходом к первому входу элемента И, блок регистрации адреса, входы которого соединены соответственно с адресными шинами

lo и выходом элемента И, отличающееся тем, что, с целью повышения быстродействия, оно снабжено последовательно соединенными дешифратором, ключевыми элементами, триггерами, дополнительными элементами И и

15 элементом ИЛИ, выход которого подключен ко второму входу элемента И, входы дешифратора и датчика временных интервалов соединены соответственно с адресными шинами и выходами дополнительных элементов И, 20 причем одни из входов последних подключены к соответствующим выходам ключевых элементов.

Источники информации, принятые во внимание при экспертизе

25 1. Авторское свидетельство СССР № 306463, кл. G 06F 11/00, 1968.

2. Авторское свидетельство СССР № 397964, кл. G 11С 7/00, 1970.

574774

Составитель В. Рудаков

Редактор Н. Хубларова Тсхред Л. Гладкова Корректор Л. Брахнина

Подписное

Заказ 2127/17 Изд. Мз 778 Тираж 738

IIHO Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская паб., д. 4/5

Типография, пр. Сапунова, 2