Устройство для умножения п-разрядных двоичных чисел

 

ОПИСАНИЕ

ИЗОБРЕТЕН ИЯ

И АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советскии

Социалистических

Республик (11 57 5651 (61) Дополнительное к авт. свид-ву (22) Заявлено 30.04.74 (21)2021083/24 с присоединением заявки №2 (51) М. Кл.

Й 06 Ф 7/52

Гаоударствеииый комитет

Совета Иииистров СССР ио делам ивооретеиий и открытий (23) Приоритет — (32) 04.05.73 (31) Ф Р6 061/170610 (33) ГДР (43) Опубликовано 05.10,77 Бюллетень №37 (53) УДК 681.325 (088.8) (45) Дата опубликования описания 28.10.77 (72) Авторы

Иностранцы изобретения 1юнтеР КРаУзе, Роланд 1айслеР, КаРл-Хайнц Вайс и ГоттфРид ВальтеР (ГДР) Иностранное предприятие

"Феб Комбинат Роботрон (71) Заявитель (ГДР) (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ И -РАЗРЯДНЫХ

ДВОИЧНЫХ Ч fCEJI

Изобретение относится к области автоматики и вычислительной техники и может быть использовано при реализации технических средств UBM и устройств дискретной автоматики. 5

Известны устройства для умножения

1е -разрядных двоичных чисел, содержашие селекторы данных, регистры, полные сумматоры с распространением переносов, узлы управления и сдвига (1). Недостатком 10 известного устройства является низкое быс тр оде йс твие.

Наиболее близким техническим решением к изобретению является устройство для l5 умножения И -разрядных двоичных чисел, содержашее селектор множимого, входы которого соединены с входными шинами первого операнда, а выходы — с входами регистра множнмого, селектор множителя, 20 входы которого подключены к входным шинам второго операнда, регистр множителя, сумматоры с распространением переносов, узел сдвига, узел декодирования, узел управления, оконечный н промежуточный 25 регистры и сумматор с распространением переносов (21.

1Лелью изобретения является повышение быстродействия устройства.

Эта цель достигается тем, 1что в предлагаемом устройстве выходы регистра MKD» жимого через первую группу полных суммато рОв соединены со входами первого промежуточного регистра, выходы которого через вторую группу полных сумматоров подключены ко входам второго промежуточного регистра. Выходы этого регистра через третью группу полных сумматоров подключены ко входам узла сдвиге., выходы которого соединены со входами третьего промежуточного, регистра я со входами оконечного регистра.

Выходы последнего подключены ко входам сумматоров с распространением переносов, Выходы 1,2,... К»го разрядов селектора множителя подключены ко входам узла декодирования, выходы. которого к остальные выходы селектора множителя соединены со входами регистра множителя. Управляюшие . входы регистра множителя соединены с выходами узла управления,,а выходы - с

57 5651

Х2

0 з управляющими входами лервой группы полных сумматоров. Управляющий вход узла сдвига подключен к выходу узла управления

Блок-схема устройства представлена на чертеже.

Х2

10 Xl

° Х2

Xl Х2

Устройство содержит селектор множимого 1, селектор множителя 2, регистра множимого 3, полные сумматоры 4-13, промежуточные регистры 14,15, узел управления

16, регистр множителя 17, узел декодирования 18, узел сдвига 19, оконечный регистр 20, сумматор с распространением лвреносов, входные шины 22 первого операнда, входные шины 23 второго операнда.

Устройство работает следующим образом.

Сомножители записываются в соответствующие регистры 3 и 17 через селекторы 1 и

2. Из регистра множимого 3 данные передаются на сумматоры 4-7. Селектор множителя 2 разделен на три части (АЗ, А2 и Аl) таким образом, что часть множителя (АЗ, А2), которая не попадает в оценку в первом цикле переработки, запоминается в регистре множителя 17, а часть мно25 жителя, (Аl) кoropaa оценивается в первом цикле переработки в прямом инверсном кодах, заносится через узел декодирования

18 в регистр множителя 17, Эта часть используется для управления сумматорами

4-7. По шине управления сигналы с выходов регистра множителя 17 подаются на управляющие входы сумматоров 4-7, которые через сумматоры 8 и 9 " запоминанием переноса соединены с регистром, 14. Выхо35 ды регистра 14 соединены со входами сумматоров 10 и 11, причем соответствующие выходы сумматора 10 подключены ко входам сумматора 11. Выходы сумматора 11 соединены со входами регистра 15. Выходы

40 регистра 15 также подключены ко входам сумматоров 12 и 13. Соответствующие выходы сумматора 12 подключены ко входам сумматора 13, выходы которого соединены

45 со входами узла сдвига 19., Выходы узла сдвига 19 соединены со входами регистра

15, и со входами регистра 20, обеспечивающего прием промежуточных результатов.

Регистр мйожи геля 17 управляющей шиной

50 соединен с узлом управления 16, выхоа которого подключен ко входу;::узла сдвига 19.

Выходы регистра 20-ссзди екь1 со входами сумматора с процвиженйем переноса 21.

Все сумматоры 4-13 являются сумматора ми с запоминанием переноса, их реализация не представляет трудностей. Они формируют сигналы в соответствии со следующей таблицей

Выбор выходной функции определяется сигналами на входах управления полного сумматора. Значения этих сигналов для сумматоров 4-7 определяются выходными сигналами узла декодирования 18, которые запоминаются в регистре множителя 17. Узел декодирования 18 по двум батам множителя

Х < и Х < выбирает одно иэ четырех возможных значений выходной функции.

Сумматоры 8-13 выполняют только сложение, и управление ими не производится.

Число 1т1 элементов, образующих полные сумматоры, выбрано таким образом, чтобы они могли сложить два частных произведения с учетом их обшей длины, и оно равно четверти общего числа разрядов складываемых частных произведений или частных сумм.

Одновременная оценка всех разрядов множителя при больших сомножителях приводит к усложнению устройства, связанному с необходимостью построения последовательностей сумматоров. Соответственно возрастает и время выполнения операции. В предложенном устройстве множитель подразделен на К одинаковых по числу групп разрядов по tt -"1 битов и одновременно использует

К ся только 11 битов множителей. Следующие группы битов множителя обрабатываются в последующих циклах выполнения операции.

Для выполнении оценки множителя (tn+n)

I разряды множителя соединены через селектор множителя 17 с управляющим входом и -А полного сумматора. При атом множитель в каждом цикле,обработки сдвигаепся вправо на 1л битов, и имеется соответствующий адрес сдвига входа селектора множителя 2. Например, 24-разрядный множитель обрабатывается в течение. трех циклов.

Ко входам узла декодирования:18 подключены восемь младших раэрядаЬ,;. множителя и их инверсные .значения. :6. уэлв декодироЬания 18 формФщ йой" я: сйгй0жа . управления для сумматоров Ф- ". :;; Эги -сигналы запоминаются i рЖч сгре мисикнтеля 17, поэтому уже к началу; цйклв обработки имеется информация яа управляющих входах первых

5 четырех сумматоров 4-7. При агом время распространения сигналов через узел декодирования 18 сокращается за счет использования прямых и инверсных значений сигналов селекторов множителя Регистр множимого 3 с длиной 24 разряда так соеди-. нен с информационными входами сумматоров

4-7, что на входах каждого из них множи-, мое подведено дважды, причем оба они сдвинуты одно относительно другого на один( разряд, поэтому частные произведения в процессе умножения могут складываться.

Процесс умножения разделен во времени на четыре такта. Каждому иэ этик тактов соответствуют передачи информации íà соответствуюшие промежуточные и оконечные регистры.

Промежуточный регистр 15, подключенный к последовательности сумматоров 4-11 запоминает на время цикла частные суммы. ц

В сумматорах 12,13 в третьем такте выполнения операции они складываются, таким образом, после трех циклов обработки весь множитель оказывается обработанным. Окончательное произведение множимого и множй- 25 теля формируется после восьми циклов, причем в шестом цикле производится запись по сигналу управления в оконечный регистр

20.

Для атой цели множитель разбивается на 0 три равных по длине группы битов А1, А2

AS или B3., В2, ВЗ или Cl, С2, СЗ, В сумматорах 4-7 частные произведения суммируются до частных сумм и частных переносов и через полные сумматоры В,9 35 заносятся в регистр 14. Некоторые частные переносы сразу попадают в регистр 14, не проходя через полные сумматоры. Одновременно множитель в регистре множителя

17 с помощью узла управления 16 сдвигает40 ся на восемь разрядов вправо с помощью ! селектора мнщщ теля 2, так что в узле цекодирования 18. декодйруются разряды с В до

15, которые затем заносятся на регистр множителя 17. Ф с

В следующем цикле пфомежуточный результат попадает из регистра 14 на регистр 15.

Как и в предыдущем цикле к сумматораМ

4-7 подключено множимое. Декодированный множитель переносится с регистра множите-50 ля 17 и определяет в сумматорах 4-7, какие частные произведения будут сложены.

Одновременно множитель иэ регистра множители 17 с помощью селектора множителя

2 сдвигается еще на восемь разрядов вправо, так что в узле декодирования 16 дека дируются последние разряды от 16 до 23.

В третьем цикле первый промежуточный результат с регистра 15 проходит через сумматоры 12, 13, Посредством управляющего импульс иэ узла управления 16, который передается на узел сдвига 19, первый промежуточный результат сдвигается на восемь разрядов и в конце цикла вместе со вторым промежуточным результатом поступает на регистр 15. Третий промежуточный результат or третьвго и последнего участком множителя запоминается в регистре 14.

Теперь новая пара сомножителей может быть записана в регистр множителя 17 и регистр множимого 3. В четвертом цикле оба первых промежуточных результата (частные суммы и частные переносы) объединяются через сумматоры 12,13. Посредством сигнале!управления с узла управления

16, который подается на узел сдвига 19, объединенные промежуточные результаты сдвигаются еше на восемь разрядов вираво. Эти промежуточные результаты в конце цикла вместе с третьим и последним промежуточным результатом попадают на регистр 15.

В следующем цикле объединенные промежуточные результаты добавляются в сумматорах 12, 13 к третьему и последнему промежуточным результатам, так что получается общая сумма и общие переносы всех частных произведений. Посредством импудьса управления с узла управления

16 на узел сдвиге i9 передается команда записи в регистр 20. Общая сумма и общий перенос запоминаются, В циклах с шестого по восьмой в сумматоре продвижения переноса 21 складываю1 ся общая сумма и общие переносн в .окончательное произведение.

После восьми циклов переработки получают произведение. В то же время, когда формируются конечная сумма ч конечные перенсьсы, or третьей нары сомножителей объединяются первая и вторая частные суммы.

Технико-экономический аффект изобретения заключается в повышении быстродействвия устройства в 3,5 - 4 раза при достаточно простой. н однородной структуре.

Ф о р м у. л а и э о б р е т е н и я

Устройство для умножения rs -разрядных двоичных чисел, содержащее селектор множимого, входы которого соединены со входными шинами первого операнде, а выходысо входами регистре множимого, селектор множителя, входы которого подключены ко входным шинам второго операнда, регистр множителя, сумматоры с распространением переносов, узел сдвига, узел декОдирс вания, узел управления, оконечный и проме» жуточный; регистры, сумматор с распростраие575651

15

0НИИПИ; Заказ 4036/34 Тираж 818

Подписное

Филиал ППП "Патент, r. Ужгород, ул. Проектная, 4

7 нием переносов, о г л и ч а ю щ е е с я .тем, что с целью новьипения быстродействия, в нем выходы регистра множимого через первую группу полных сумматоров соединены со входами первого промежуточного регистра, выходы которого через вторую группу полных сумматоров подключены ко входам второго промежуточного регистра, выходы которого через третью группу полных сумматоров подключены ко входам узла сдвига, выходы которого соединены со входами третьего промежуточного регистра и со входами оконечного регистра, выходы которого подключены ко sxollBM сумматора с распространением переносов; выходы

l,2, .., ). го разрядов селектора множите ля подключены ко входам узла декодирования, выходы которого и остальные выходы селектора множителя соединены co Входами регистра множителя, управляющие входы которого соединены с выходами узла управления, а выходы — с управляющими входами первой группы полных сумматоров, а управляющий вход узла сдвига подключен к выходу узла управления.

Источники информации, принятые во внимание при акспертизе;

1. Патент США № 35249777, кл. 235-164 / Cj 06 F 7/52/, 1970.

2. Гаврилов Ю. В., Пучко А. И. Арифметические устройства быстродействующих

ЭЦВМ, М,, Сов. радио, 1970, crp. 163166 °