Приемное устройство цикловой синхронизации

 

111 578670

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

Союа Советских

Социалистических

Рвслублик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ . (61) Дополнительное к авт. свид-ву (22) Заявлено 28.04,76 (21) 2354554/18-09 с присоединением заявки № (23) Приоритет

Опубликовано 30.10.77. Бюллетень № 40

Дата опубликования описания 03.11.77 (51) М. Кл.2 H 041 7 08

Государственный комитет

Совета йаинистрав СССР (53) УI1,1 621.394.662 (088.8) но делан изобретений и вткрытий (72) Авторы изобретения

Ю. А. Алексеев и И. В. Мягков (71) Заявитель (54) ПРИЕМНОЕ УСТРОЙСТВО ЦИКЛОВОЙ СИНХРОНИЗАЦИИ (1

Изобретение относится к технике связи и может использоваться в цифровых системах связи в качестве устройства цикловой синхронизации с непрерывным последовательным анализом принимаемой информации.

Известно приемное устройство цикло вой синхронизации с непрерывным последовательным анализом принимаемой информации.

Принцип действия такого приемника основан на параллельном сравнении информации, разных циклов передачи, включая символы синхросигнала (1).

Наиболее близким техническим решением к предлагаемому является приемное устройство цикловой синхронизации, содержащее последовательно соединенные ключевой блок, первый элемент ИЛИ, регистр сдвига и триггер управления, выход которого подключен к второму входу ключевого блока, причем первые входы ключевого блока и триггера управления соединены с соответствующими входами блока логического умножения, выход которого подключен к второму входу первого элемента ИЛИ и к первому входу блока выделения фазирующего импульса, выход которого через второй элемент ИЛИ подключен к второму входу триггера управления, а к установочному входу регистра сдвига непосредственно, а также дешифратор комбинаций с одной единицей и дешифратор нулевых комбинаций, к входам которых подключены выходы соответствующих разрядов регистра сдвига (2).

Однако известные устройства сложны из-за большого объема памяти в регистре сдвига, так как длина регистра сдвига равна числу разрядов в одном цикле передачи.

Цель изобретения — упрощение устройства путем сокращения числа разрядов в регистре сдвига.

Для этого в предлагаемое приемное устройство цикловой синхронизации введены стробирующий блок, делитель частоты, блок изменения периода деления и счетчик комбинаций, IIpII 3TOXI I< 11epBOм1. BXO+% I, 11O IeIIO1 о б IOIIB подключен выход стробирующего блока, к управляющему входу которого подключен выход дешифратора нулевых комбинаций через последовательно соединенные блок изменения периода деления и делитель частоты, а выход дешифратора комбинаций с одной единицей через счетчик комбинаций подключен к второму входу блока выделения фазирующего импульса и к второму входу второго элемента

ИЛИ.

25 На чертеже приведена структурная электрическая схема предлагаемогo устройства.

Приемное устройство цпкловой синхронизации содержит последовательно соединенныс ключевой блок 1, первый элемент ИЛИ 2, ре30 гистр 3 сдвига и триггер 4 управления, выход

57867() которого подключен к второму входу ключевого блока 1, причем первые входы ключевого блока 1 и триггера 4 управления соединены с соответствующими входами блока 5 логического умножения, выход которого подключен к второму входу первого элемента ИЛИ 2 и к первому входу блока 6 выделения фазирующего импульса, выход которого через второй элемент ИЛИ 7 подключен к второму входу триггера 4 управления, а к установочному входу регистра 3 сдвига непосредственно, а также дешифратор 8 комбинаций с одной единицей и дешифратор 9 нулевых комбинаций, к входам которых подключены выходы соответствующих разрядов регистра 3 сдвига, стробируюц1ий блок 10, делитель 11 частоты, блок 12 изменения периода деления и счетчик

13 комбинаций, при этом к первому входу ключевого блока 1 подключен выход стробирующего блока 10, к управляющему входу которого подключен выход дешифратора 9 нулевых комбинаций через последовательно сосднцснныс блок 12 изменения периода деления н делнтель 11 частоты, а выход дешифратора 8 комбинаций с одной единицей через счетчик 13 комбинаций подключен к второму входу блока 6 гыделения фазирующего импульса и к второму входу второго элемента

И.;1И 7.

Приемнос устройство цикловой синхронизации работает следующим образом.

Делитель 11 частоты принимаемого сигнала с коэффициентом деления, равным числу разделяемых цифровых потоков, формирует нз поступающей на его вход тактовой частоты стробпрующие импульсы, которые с помощью стробнрующего блока 10 выделяют из поступа1оц1сго на вход информационного сигнала посылки, принадлежащие одному из цифровых потоков. Эти посылки, пройдя через клю«евой блок 1 и элемент ИЛИ 2, поступают в регистр 3 сдвига, число ячеек которого равно от!!о!!!ен!!!о числа посылок в одном цикле передачи к числу разделяемых потоков. Когда первый двоичный разряд исследуемого цифрового потока, несущий «1», появится на выходе последней ячейки регистра 3 сдвига, триггер - 1 управления переключается и ключе«ой блок 1 прекращает пропускать посылки разделенного цифрового потока в регистр сдвига. С этого момента начинает работать блок 5 логического умножения, выходные импульсы которого также записываются в регистр сдвиг!!. Если исследуемая ветвь нс со,r! р кн! посылок синхронизирующего сигнала, 1о;!е!нис)1ратор 9 нулевых комбинаций реги-!."! р11 сдвигd Выдсл11ст сигнал, который подготолп через элс;!снт ИЛИ 7 п триггер 4 управления ключевой блок 1. Одновременно этот жс сип|а;I с выхода дсшифратора нулевых комбинаций регистра сдвига через блок 12 изменепия периода деления сдвинет на один гактовый интервал выделяемую последовательность делителя тактовых импульсов, котооая будет выделять с помощью стробирую4 щего блока 10 очередной цифровой поток. Однако имеется вероятность того, что при иссле довании цифрового потока, не содержащего синхросигнала, в регистре 3 сдвига останется одна единичная посылка, не принадлежащая синхросигналу. Для уменьшения вероятности ложного фазирования распределителя последовательно с дешифратором 8 комбинаций с одной единицей включастся счетчик 13 комбинаций с одной единицей. Если до тех пор, пока счетчик комбинаций не превысит своего порогового значения сработает дешифратор 9 нулевых комбинаций, произойдет изменение темпа счета делителя частоты 11 и процесс

15 поиска синхросигнала начнется с очередной цифровой ветви.

Такое изменение темпа счета происходит до тех пор, пока исследованию не подвергнется цифровой поток, содержащий в себе синхро20 сигнал. При этом, когда в регистре 3 сдвига останется одна единичная посылка, принадле>кащая синхросигналу, сработает дешифратор 8 комбинации с одной единицей и после последовательного повторения этой комбина25 ции некоторое число раз, при котором будет превышен порог счетчика 13 комбинаций, блок выделения фазирующего импульса формирует выходной импульс, устанавливающий регистр сдвига в нулевое состояние, триггер управле30 ния в исходное состояние и фазирует распределитель приемной аппаратуры.

Формула изобретения

35 Приемное устройство цикловой синхронизации, содержащее последовательно соединенные ключевой блок, первый элемент ИЛИ, регистр сдвига и триггер управления, выход которого подключен к второму входу ключе40 вого блока, причем первые входы ключевого блока и триггера управления соединены с соответствующими входами блока логического умножения, выход которого подключен к второму входу первого элемента ИЛИ и к пер-!

5 вому входу блока выделения фазирующего импульса, выход которого через второй элемент ИЛИ подключен к второму входу триггера управления, а к усгановочному входу ре.истра сдвига непосредственно, а также де50 шифратор комбинаций с одной единицей и дешифратор нулевых комбинаций, к входам которых подключены вь!ходы соответствующих разрядов регистра сдвига, отличающ е е с я тем, что, с целью упрощения устрой55 ства путем сокращения числа разрядов в регистре сдвига, IIE-äåíû стробирующий блок, делитель частоты, блок изменения периода деления и счетчик комоинаций, при этом к nepBîìó входу ключевого блока подключен выход

60 стробнрующего блока, к управляющему входу которого подк.почен выход дсшифратора нулевых комбинаций через последовательно соединенные блок изменения периода деления и делитель частоты, а выход дешнфратора ком05 бшнщпй с одной единицей через счетчик ком578670

Составитель А. Меньшикова

Техред А. Камышникова

Редактор Е. Караулова

Корректор А Степанова

Заказ 2456/5 Изд. № 889 Тираж 818

НПО Государственного комитета Совета Министров СССР по делам пзооретений и открытий

113035, Москва, )К-35, Раушская наб., д. 4/5

Подписное

Типография, пр. Сапунова, 2 бинаций подключен к второму входу блока выделения фазирующего импульса и к второму входу второго элемента ИЛИ.

Источники информации, принятые во внимание при экспертизе

1. Патент США ¹ 3588703, кл. 325-58, опубл. 1971.

2. Мартынов Е. М. Синхронизация в системах передачи дискретных сообщений. М., 5 «Связь», 1972, с. 152 — 158.