Элемент однородной вычислительной среды

 

ОЛ ИСАЙ ИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистииеских

Республик (111 89694О (61) Дополнительное к авт. свид-ву— (22) Заявлено 20.12.74 (21) 2085823/18-24 с присоединением заявки №вЂ” (23) Приоритет— (43) Опубликовано 05.03.78.Бюллетень № 9 (45) Дата опубликования описания10,03.73. (51) M. Кл.2

& 06 F 7/00

Государственный комитет

Совета Министров СССР по делам изобретений и открытий (53) УДК681.325 (088,8) (72) Автор: изобретения

В. А, Платонов

Тат анрогскнй радиотехнический институт им. В. Д. Калмыкова (71) Заявитель (54) ЭЛЕМЕНТ ОДНОРОДНОЙ ВЫЧИСЛИТЕЛЬНОЙ СРЕДЫ

Изобретение относится к вычислительным устройствам, в частности, к решающим блокам однородных вычислительных структур и может быть использовано также в цифровых интегрирующих машинах для решения задач вычислительной математики, а также для моделирования систем автоматического управления.

Известен решающий блок специализированных цифровых вычислительных машин, содержащий несколько сумматоров, множительные устройства и логические элементы, жестко связанные между собой для выполнения одного или небольшого числа алгоритмов (1).

Однако такой блок имеет ограниченные функциональные возможности, так как они позволяют использовать для решения задач только ограниченный набор алгоритмов.

Наиболее близким по технической сущности к изобретению является арифметическое устройство цифрового дифференциального анализатора, содержащее и регистров, выходы которых соединены с группой входов первого коммутатора, первый управляющий вход которого подключен к первому выходу узла хранения программ коммутации, а выход соединен со входами узлов умножения, и логических узлов, управляющие входы которых подключены к управляющим входам и регистров, второму управляющему входу первого коммутатора и выходу узла управления (2J .

Однако известное устройство имеет ограниченные функциональные возможности, так как в нем невозможно введение новых вычислительных операций без перепайки электрических соединений.

Целью настоящего изобретения является сокращение оборудования.

Поставленная цель достигается тем, что

10 устройство содержит второй коммутатор, первый вход которого соединен со вторым выходом узла хранения программы коммутации, второй вход — с выходами узлов умножения, узлов суммирования и логических узлов, третий вход — с выходом узла управления, а выход подключен ко входам и регистров.

На чертеже представлена структурная схема решающего блока, где обозначены: и регистров 1, первый коммутатор 2, узлы умножения 3, узлы суммирования 4, логические узлы 5, втоип- рой коммутатор 6, узел хранения программы коммутации 7, узел управления 8.

Регистры 1 служат для хранения, сдвига и выдачи входной, промежуточной и выходной числовой информации. Их выходы через первый коммутатор 2 соединены со входами узлов сум25 мирования 4, узлов умножения 3 и логических

596940

Формула изобретения

3 узлов 5, Вь!ходы которых, в свою очере,! ь, чеpcз второй коммутатор 6 соединены со входами регистров 1.

Первый коммутатор 2 служит для подключения выходов регистров 1 ко входам узлов суммирования 4, узлов умножения 3 и логических узлов 5 устройств в сооТВсТсТВНН с программой коммутации, выдаваемой в процессе вычислений устройством хранения программы коммутации.

Узлы суммирования 4, узлы у»ножения 3 и логические узлы 5 служат для выполнения арифметических и логических операций, необходимых по алгоритму вычисления.

Второй коммутатор 6 служит для подключения выходов узлов 4, узлов 3 и узлов 5 ко входам регистров 1 в процессе вычислений в соответствии с программой коммутации, выдаваемой узлом хранения программы коммутации 7.

Узел 7 служит для приема, хранения и выдачи программ коммутации регистров, сумматоров, логических и множительных устройств между собой для выполнения заданного алгоритма вычисления. Выходы узла 7 соединены со входами настройки коммутаторов 2 и б для выдачи в них настроечной информации. т. е. программы коммутации. Входы узла 7 соединены с управляющими выходами устройства управления структуры и служат для записи программ коммутаци решающего блока.

Узел управления 8 служит для временного согласования работы всех устройств, т. е. для заданий временной диаграммы выполнения алгоритма решения. Управляющие выходы узла

8 соединены с управляющими входами регистров 1, коммутаторов 2, 6, узлов 3, 4 и 5, а также узла 7.

Решающий блок работает следующим образом.

Перед началом решения задачи или при первичной настройке решающего блока в узел

7 заносятся программы коммутации регистров

1 и узлов 3, 4, 5 между собой для выполнения заданных алгоритмов. Кроме того, в него записываются временные отметки, определяющие такт работы решающего блока, в котором должна быть осуществлена та или иная коммутация.

Одновременно узел управления решающим блоком 8 настраивается так, чтобы по командам устройства управления структуры îíî»огло выдавать по управляюшим шинам импульсы и потенциалы, определяемые временными диаграммами алгоритмов решения. Такими алгоритмами могут быть, например, алгоритмы интегрирования.

В первом такте работы решающего блока по управляюшему сигналу из узла управления в один из регистров 1 записывается «с», а в другой регистр «b». Одновременно по коду операции, идентифицирующему алгоритм, узел хранения программы коммутации 7 выдает в первый коммутатор 2 информацию о коммутации выходов первого и второго регистров с одним из узлов умножения 3. После этого узел управления решающим блоком в соответствии с кодом операции выдает управляющие сигналы на на4 чало работы узла умножения и на сдвиг инфор мацци в первом и втором регистрах. Через время, достаточное, чтобы на выходе узла умножения образовалась младшая цифра произведения Ь с, узел хранения программы коммутации 7 выдает сигнал во второй коммутатор 6 на коммутацию выхода узла умножения со входом третьего регистра и на коммутацию выхода первого узла умножения со входом четвертого регистра, а в первый коммутатор 2 выдается

10 си нал на коммутацию третьего регистра с двумя входами второго узла умножения и одним входом узла суммирования 4. Одновременно в третий регистр через узел управления записывается единица. После этого узел управления рсшаюшим блоком выдает управляющие сигналы на начало работы второго узла умножения, где происходит образование величины (Ъс) (bc) = (bc) а также на начало работы первого узла умножения, в котором происходит вычитание (1 — Ьс). Результат вычитания поступает в четвертый регистр. Одновременно с этим подаются сигналы на сдвиг информации в четвертом и пятом регистрах. ,Дальнейшая работа решаюшего блока продолжается аналогично описанному до тех пор, 25 пока во втором регистре не будет записан результат выполнения алгоритма, т. е. число а, которое после окончания работы решающего блока по сигналу узла управления передается на вход следующего решающего блока. После

30 этого решающий блок готов к выполнению очередного алгоритма по сигналам узла управления.

Предлагаемое изобретение имеет значительные преимушества перед прототипом и аналогичными решающими блоками известных цифровых интегрирующих машин и структур с жесткими связями между сумматорами, множительными и логическими устройствами и регистрации, так как позволяет использовать для решения задачи в десятки раз больше оптимальных алгоритмов вычислений.

Элемент однородной вычислительной среды, 45 содержащий прегистров,,выходы которых соединены с группой входов первого .коммутатора, первый управляюший вход которого подключен к первому выходу узла хранения программы коммутации, а выход соединен со вхо50 дами узлов умножения, узлов суммирования и логических узлов, управляющие входы которых подключены к управляющим входам п регистров, второму управляющему входу первого коммутатора и выходу узла управления, отличаюи1ийся тем, что. с целью сокращения оборудования, он содержит второй коммутатор, первый вход которого соединен со. вторым выходом узла хранения программы коммутации, второй вход — с выходами узлов умножения, узлов суммирования и логических узлов, третий вход — с выходом узла управления, а выход

40 подключен ко входам и регистров.

596940

Составитель В. Тарасов

Техред О. Луговая Корректор А. Гриценко

Тираж 826 П одп ис ное

Редактор Л. Бабич

Заказ 1140/46

ЦНИИ11И Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раугиская наб. д. 4/5

Филиал ППП «Патент», г. Ужгород, ул. Проектная, 4

Источники информации, принятые во внимание при экспертизе:

1. Авторское свидетельство СССР № 271904, кл. G 06 F 15/00, 08.1968.

2. Прангишвили И. В. и др. Микроэлектроника и однородные структуры для построения логических и вычислительных структур, Москва, «Наука», 1967, с. 172, рис. 4.29.