Устройство для переключения каналов вычислительной системы

 

Союз Советских

Социалистических

Реслублик

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВМДИТЕДаеСТВУ

01) 602S46

*7

/ (61) Дополнительное к гвт. Свид-ay¹ 383О47 (51) М. Кл. с 06 Г 9/С>0 (22) Заявлено26.03.76 (21) 2369667/16-24 с присоединением заявки №вЂ” (23) Приоритет(43) Опубликовано 15.04.78.Бк)ллетень №14 (45) Дата опубликования описания 2((® т."

Государственный квинтет

Совета Министров СССР по делам изооретений и открытий

{53) ДК 68 1 o32; ) (OH a. >!

r >> Я) (72) Автор изобретения

О. И. Плясов (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ПЕРЕКЛЮЧЕНИЯ КАНАЛОВ

ВЫЧИСЛИТЕЛЬНОЙ СИСТЕМЫ

Изобретение относится к вычислительной технике.

Известное устройство для переключения каналов вычисл!пельной системы (1) содержит

КОММутатОр КаНаЛОВ, ПЕрВь!С ВХО jbl КОтОра"0

С 0 Ед И Н Е П >1 С И Н ф О р М |> и П О П Н Ы М ! B t>l X O 1 3:(I t i К аналов, |мажоритарный блок сравнения, г>ход!

KoTopofo соединены с инфорк!ацисп ными выхсH3H3 IoB, li б 10К tH3.11133, IlhpBI>fc Вхс 1!>! которого соединены с контрольными выходами каналов, вторые входы — с выхода)ii! мажоритарного блока, а выходы — — со вторыми входами коммутатора каналов.

Однако в известном устройстве при отказе схем сравнения мажоритарного блока сравнения или cxcм контроля кана10B, приводящих к ложной Выдаче или ложной невыдаче сигнала брака, возможно формирование блоками анаЛИЗа ЛожНЫХ СИГНВЛOB УПРавЛЕ!"!|Я КОМ. >!>>Т3торов. Кроме того, в известном устройстве отсутствуют бс!Ок!!вовка выходов мажоритарного блока сравнения и поканальная блокitpcBxa контрольных выходов каналоз. что нсоб. Одимо при отказе мажоритарного блока сравн lfllH и (или схем контроля каналов.

Кроме гого, в кзвестном устройстве после отк lза второгс канат!а невозможно достоверно определ!пь ни одного отказаьчпего кана )3 по

1 О!ITPОЛЮ СРЭВН(.НИС" М, так !(3H В 3ТОМ CЛУЧВЕ коды всех трех выходных регистров каналов неравны II вырабатываются три сигнала несравнс!шя, не позBOляющие определить ни один отказавший канал. >

Целью изобретения является повышение Hf!дежности устройства и расширение его функциональных возможностей.

Э-о достпгасTcH тем, что в предлагаемое устройство для псреключения ка.!aлов вычислительной cHcтемы введе1 о.и>к разрешения анализа. первая, вторая и третья группь! вхо„lîâ которого соединены соотв TcTBcíHO с ВыХОДаМИ МажСPllта(>НОГО 0)Ока CPа ВНЕНИЯ, (. КОНтрольными выходамк каналов !1 с vt.p3âëÿtoùèми выходахп1 каналов, а Выход подключен к соответствующему входу блока анализа.

Кроме того, в мстрсйстве блок пазреп ения анализа может содержать реги.тры контро.ирме:>1ых (cкцf! и и О. lскипсВки кон !роля. мажсрКтар|!ЫЕ ЗЛЕМЕНть!. трИГГЕр раЗрЕШСНИН àè320 мс гановкll, при 1(м ВХОД >! р(. п>стрОВ кснтрс,lf!.

j)>, (. МЫХ СЕKUflll И О,tOI!1! i(!iTI! С TP(I !>(>й группой входов блока. 3 в >|ходы соединены соответственно с первымк и вторыми входами де25 шифратора, выходы которого соединены с пер

602946 выми входами соответствующих первых и вторых элементов И блокировки, вторыс и третьи входы первых элем HT08 И блокировки соединены с первой гру!!!loH входов блока, вторые входы вторых элементов И блокировки соединены со.второй группой входов блока, выходы первых и вторых элементов И блокировки соединены через первый элемент ИЛИ с первым входом элемента И установки, второй вход которого соединен через второй элемент ИЛИ с первой группой входов блока, а в ход соединен со входом триггера разрешения анализа, выход которого подключен к выходу блока.

На фиг. 1 представлена блок-схема описываемого устройства вместе с каналами вычислительной системы; на фиг. 2 — — функциональная схема блока разрешения анализа. >s

Устройство 1 для переключения каналов 2, 3, 4 вычислительной системы содержит мажоритарный блок 5 сравнения, блок 6 разрешсния анализа, блок 7 анализа и коммутатор 8 каналов вычислительной системы.

Первые входы коммутатора 8 li входы мажоритарного блока 5 соединены с информационными выходами каналов. Первые входы блока 7 анализа соединены с контрольными выходами каналов 2, 3, 4. Сигналы на контрольных выходах каналов 2, 3, 4 формируются схемами 9, 10, 11 контроля каналов 2, 3, 4. Вторые входы блока 7 анализа соединены с выходами мажоритарного блока 5 сравнения, а выходы блока 7 анализа соединены со вторыми входами коммутатора 8 каналов.

Первая группа входов блока 6 разрешения 30 анализа соединена с выходами мажоритарного блока 5 сравнения, вторая группа входов соединена с контрольными выходами каналов 2, 3, 4, а третья группа входов соединена с управляюшими выходами каналов 2, 3, 4. Сигнальг на управлнюших выходах каналов 2, 3, 4 формируются схемами 12, 13, 14 управления каналов 2, 3, 4. Выход блока 6 разрешения анализа подключен к соответствующему входу блока 7 анализа.

Блок 6 разрешения анализа содержит регистр 15 контролируемых секций, регистр 16 блокировки контроля, мажоритарные элементы 17. 18, дешифратор 19, первые 20 — 22 элементы И, вторые 23 — -25 элементы И блокировки, первый 26 и второй 27 элементы ИЛИ, триггер 28 разрешения анализа и элемент И 29 уcTBHOBKH. Входы мажоритарных элементов 17, 18 соединены с третьей группой входов блока разрешения анализа. Выходы мажоритарных элементов 17, 18 соединены с входами регистров 15, 16 контролируемых секций и блокировки контроля, выходы которых соединены соответственно с первым и вторым входами дешифратора 19. Выходы дсшифратора 19 соединены с первыми входами соответствующих первых 20 — 22 и вторых 23 — -25 элементов И бло- 55 кировки. Вторые и третьи входы первых элементов И 20- — 22 блокировки соединены с первой группой входов блока 6 разрешения анализа. Вторые входы вторых элементов И 23 — 25 блокировки соединены со второй группой плодов блока 6 разрешения анализа.

Выходы первых и вторых элементов И 20—

25 блокировки соединены через первый элемент ИЛИ 26 с первым входом элемента И 29 установки, второй вход которого соединен через второй элемент ИЛИ 27 с первой группой входов блока 6 разрешения анализа. Выход элемента И 29 установки соединен с входом триггера 28 разрешения анализа, выход которого подключен к выходу блока 6 разрешения анализа.

Устройство работает следующим образом.

Мажоритарный блок 5 сравнения попарно сравнивает сигналы, поступающие с информационных выходов каналов 2, 3, 4, и при несравнении вырабатывает сигналы, поступающие с его выходов на первую группу входов блока 6 разрешения анализа и на входы блока 7 анализа. При нали ши сигнала разрешения анализа, формируемого блоком 6 и поступаюшего на -îîòâåòñòâó:þùèé вход блока 7, последний блок, реализованный аппаратно или программно, производит янализ работоспособности каналов 2, 3, 4 iio сигналам несравненпя и сигналам отказа каналов 2, 3, 4,сформированным схемамп 9, 10, 11 контроля. По результатам анализа блок 7 вырабатывает сигналы, управляющие работой коммутатора 8, перестраивающегося на выдачу сигналов информационных выходов одного из каналов 2, 3, 4.

В качестве коммутатора можно использовать, например, управляемый мажоритарный элемент.

Сигнал на выходе блока 6 разрешения анализа формируется триггером 28, который устанавливается в единичное состояние элементом

И 29 при наличии одного из сигналов несравнения, собираемых элементом ИЛИ 27, и срабатывания любого из элементов И 20 25, собираемых элементом ИЛИ 26. Каждый из трех выходов дешифратора 19 разрешает или запрещает в зависимости от потенциала его сигнала блокировку разрешения анализа результатов контроля одного из каналов 2, 3, 4. Один из элементов И 20 — 22 срабатывает при появлении сигналов несравнения на двух входах первой группы входов блока 6 и наличии разрешающего на соответствующем выходе дешифратора 19, один из элементов И 23 — 25 срабатывает при появлении сигнала отказа одного из каналов 2, 3, 4 на одном из входов второй группы входов блока 6 и наличии разрешающего потенциала на соответствуюшем выходе дешифратора 19. Сигналы на выходах дешифратора 19 формируются в соответствии с кодами регистров 15, 16. Коды регистров 15, 16 формируются схемами 12, 13, 14 управления каналов 2, 3, 4 с помощью мажоритарных элементов 17, 18.

Повышение надежности работы устройства в изобретении достигается за счет зашиты от отказа одной из схем 9, 10, 11 контроля или отказа блока 5, приводя цего к выдаче неправильного сигнала из его выходов. Для повышения надежности работы устройства в блок 6 вводятся элементы И 20 — 25, 29, элементы ИЛИ 26, 27, триггер 28 разрешения анализа и их входные, выходные и межэлементные связи.

602946

Р з. 2

11оаииаиоа

11ÍИИ1111 Заказ г 851145

Тираж 826

<филиал ППП . Патеиг», г. V;>,ãîðîë, ъ»з. Проек-,иаа..1

При этом, в случае ложного формирования сигнала отказа канала одной из схем 9, 10, 11 контроля, разрешение анализа блоком 6 не формируется, так как отсутствуют сигналы несравнения и не срабатывают элементы ИЛИ 27 и элемент И 29. При ложном. формировании сигнала несравнения на одном из выходов блока 5 не срабатывает ни один из элементов И 20 — 25, так как отсутствуют второй сигнал несравнения и сигналы отказа каналов 2, 3, 4. При ложной невыдаче сигнала отказа канала одной из схем 9, 10, 11 контроля сигнал разрешения анализа формируется по сигналам блока 5, а при отказе блока 5, приводящем к ложной невыдаче сигнала несравнения на один из его выходов, сигнал разрешения анализа формируется по сигналам схем 9, 10, 11. 15

Расширение функциональных возможностей устройства достигается за счет пока нальной блокировки сигнала разрешения анализа с помощью дешифратора 19, регистров 15, 16, мажоритарных элементов 17, 18, входных, выходных и межэлементных связей. При этом блокировка осуществляется при отказе блока 5 или схем 9, 10, 11 и при отказе каналов 2, 3, 4.

Введение в блок 6 регистра 15 контролируемых секций позволяет различить в составе каналов 2, 3, 4 несколько секций, характерных тем, что информация каждой из них последовательно во времени поступает на информационные выходы каналов 2, 3, 4. С введением регистра 15 организовывается посекционная блокировка разрешения анализа. зо

При наличии отказа в случае программной реализации блока 7 или больших временных затрат на анализ, последний достаточно осуществлять однократно, после чего инициатор анализа блокируется. При этом по сравнению с прототипом достигается экономия времени.

Формула ггзобретени.г

1. У стройство для переклкэчения каналов вычислительной системы по авт. св. № 363047, от.гичаюшееся тем, что, с целью повышения надежности и расширения функциональных воз можностей, в него введен блок разрешения анализа, первая. вторая и третья группы входов которого соединены соответственно с выходами мажоритарного блока сравнения, с контрольными выходами каналов и с управляющими выходами каналов, а выход подключен к соответствуюшему входу блока анализа.

2. Устройство по п. 1, от»гичаюигееся тем, что блок разрешения анализа содержит регистры контролируе.,IbIx секций и блокировки контроля, мажоритарные элементы, триггер разрешения анализа. эл=менты ИЛИ, элементы И блокировки, установки, причем входы регистров контролируемых секций и блокировки контроля соединены через мажоритарные элементы с третьей группой входов блока, а выходы соединены соответственно с первым и ьторым входами дешифратора, выходы которого соединены с первыми входамя соответствующих nepBbIx и вторых элементов И блокировки, вторые и третьи вxоды первых элементов И блокиров- : ки соединены с первой группой входов блока, вторые входы вторых элементов .И блокировки соединены со второй группой входов блока, выходы первыx и вторых элементов И блокировки соединены через первый элемент ИЛИ с первым входом элемента И установки, второй вход которого соединен через второй элемент

И.1И с первой группой входов блока, а выход соединен с входом триггера разрешения анализа, выход которого подключе к выходу блока.

Источники информации, принятые во внимание при экспертизе:

1. Авторское свидетельство СССР ¹ 383047, кл. Сг 06 F 9/00, 1971.