Резервированное запоминающее устройство

 

t и«) ««и « ча «gт «

Союз Советских

Социалистических

Республик

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (6l) Дополнительное к авт. саид-ву . ()619966 (51) М. Кл. (22) Заявлено 10.11.75(21) 2189410/18-24 с присоединением заявки № (23) Приоритет (43) Опубликовано 15.08.78.бюллетень .) вз0 (45) Дата опубликования описания 10.07.78

6 11 С 29/00

Гасударственных каиатат

Совата Мнннстраа СИР аа делан нзааратанна н атнрытнй (53) УДK 681.327..66 (088.8) В. Г. Сиипченко, В. И. Корнейчук, А. И. Небукин и иностранец Упьрих Вольфрам (ГБР) (72) Авторы изобретения

Киевский ордена Ленина попитехнический институт им. 50-петия Be пикой Октябрьской социа пистической рево люции (71) Заявитель (54) РЕЗЕРВИРОВАННОЕ ЗАПОМИНАЮЩЕЕ

УСТРОЙСТВО

Изобретение относится к вычиспитепь ной технике и предназначено, например, дпя эпектронной цифровой вычиспитепьной системы, выполненной на функциональных уэпах с бопьшой степенью интеграции.

Известны резервированные запоминающие устройства {3Y), используемые в эпектронных цифровых вычиспитепьных системах дпя надежного хранения информа-. ции при наличии отказавших ячеек (1$ и (2), 1О в которых повышение надежности обеснечивается применением значитепьного копичества аппаратных средств.

Наибопее бпиэким по технической сущности явпяется ЗУ (3), содержащее основные и резервные блоки памяти, соединен= ные с одним иэ выходов регистра адреса, другие выходы которого подключены к резервному бпоку памяти и через дешифратор — к входам выборки основных бпо- 20 ков памяти, соединенных с соответствующими блоками контроля и через первую группу эпементов ИЛИ и регистр слова с первыми входами блока поразрядного контропя, а через вторую группу эпементов ИЛИ - со вторыми входами блока поразрядного контроля, выходы которого через элементы И подключены к одним иэ входов основных бпоков памяти, другие входы которых подсоединены к выходам регистра слова, входы которого через б)ток коррекции ошибок и непосредственно подключены к выходу бпока обнаружения ошибок, входы которого через третью группу элементов ИЛИ подключены к выходам основных бпоков памяти.

В этом ЗУ дпя обеспечения надеж-. ной работы при напичии отказавших ячеек основного бпока памяти используются ячейки резервного блока памяти, Однако, дпя резервирования одной ячейки основного блока памяти необходима одна ячейка резервного бпока памяти. Замена при от каэе основной ячейки только отказавших разрядов на разряды резервной ячейки, а не всей основной ячейки на резервную ячейку, позволит исиольэовать одну резервную ячейку дпя нескольких основных ячеек в результате чего значительно

619966 снизится необходимое количество резервных ячеек дпя ЗУ в целом.

Белью изобретения является упрощение устройства.

Поставленная цепь достигается тем, что резервированное ЗУ содержит блоки выделения разрядов и блоки сдвига, причем первые входы одного блока сдвига соединены с выходами регистра слова, вторые - с выходами блока поразрядного контроля, третьи — с выходами регистра адреса, а выходы- с первыми входами блока выдеаения разрядов, вторые входы которзго подключены к выходам регистра адреса, а выходы - к резервному блоку памяти, выходы которого подкпючены к первым входам другого блока выделе ния разрядов, вторые входы которогосоединены с выходами регистра адреса, а выходы — с первыми входами блока сдвига, вторые входы которого подключены к выходам регистра адреса, третьик выходам блока поразрядного контроля, а выходы - к допопнитепьным выходам третьей группы элементов ИЛИ.

На фиг. 1 изображена блок-схема предлагаемого резервированного 3У, содержащего, например, четыре основных бпока памяти;на фиг. 2 показаны примеры, иллюстрирующие работу резервированного

ЗУ.

Зу содержит регистр адреса 1, состоящий иэ регистра 2 номера блока памя. ти, регистра старших разрядов 3 и регист, ра младших разрядов 4. Регистр 1 имеет Ç5 информационный вход 5. Регистры 3 и

4 подключены к регистрам адреса 6 основных бпоков памяти 7. Регистр 2 через дешифратор 8 подключен к основным бпокам памяти 7. Регистры 3 и 2 4п связаны с регистром адреса 9 резервного бпока памяти 10. Предположим,что емкость блока памяти 7 ипи 10 равна

16 восьмиразрядных информационных слов. Далее допустим, что в ячейках блока памяти 7 возможны, например, двукратные отказы. Спедовательно, необходимо резервировать два разряда дпя каждой ячейки всех блоков памяти 7.

Очевидно, что в данном примере для резервирования четырех блоков памяти 7 эышеукаэанной емкости достаточно испопьзовать один блок памяти 10 такой же емкости. В первых четырех ячейках блока памяти 10 будут находиться все резервные разряды первого бпока памяти 7 (считая слева), во вторых четырех ячейках блока памяти 10 — все резервные раз;ряды дпя второго бпока памяти 7 и т. и.

Регистры спова 11 блоков памяти 7 соединены с соответствующими бпоками контроля 12. Выходы регистров 11 через группу эпементов ИЛИ 13 подключены K бпоку обнаружения ошибок 14, через группу элементов ИЛИ 15-коднимвходам бпока поразрядного контроля - 16, а через группу эпементов ИЛИ - 17 — к регистру слова 18. Регистр 18 связан с другими входами блока 16. Выходы бпока 16 подкпючены через соответствующие эпементы И 19 к регистрам 11.

Бпок 14 связан со входами регистра слова 20 непосредственно и через бпок коррекции ошибок 21. Регистр 20 имеет информационные выходы 22 и входы 23.

Выходы регистра 20 подключены к регистрам 11.

Выходы регистра 20 соединены через блок сдвига 24 и блок выделения разрядов 25 со входами регистра спова 26 резервного блока памяти 10. Выходы регистра 26 связаны через блок выдепения разрядов 27 и бпок сдвига 28 с группой эпементвв ИЛИ 13. Со входами блоков выдепения разрядов 25 и 27 . соединены выходы регистра 4, а со входами блоков сдвига 24 и 28 связаны выходы регистра 4 и выходы блока 16.

Блок местного управления 29, который имеет вход 30, и выход 31, подключен к регистру 1, к регистрам 6, к дешифратору 8, к регистрам 9, 11, к бпокам 12, к блоку 14, к блоку 16, к регистру 18, к элементам И 19, к бпоку 21 и к регистрам 20 и 26.

Предпагаемое резервированное ЗУ работает спедующим образом.

По входу 5 поступает адрес ячейки, который записывается в регистр 1, причем номер блока памяти 7 записывается

«в регистр 2, старшие разряды адресав регистр 3, а младшие разряды адреса в регистр 4. По содержимому регистра

4 через дешифратор 8 выбирается бпок памяти 7, к которому будет происходить обращение.

В дальнейшем будем предпопагать, что обращение в данном случае производится к первому бпоку памяти 7 (считая слева). Принцип работы одинаков для обращения к любому иэ блоков памяти 7.

Итак, при обращении к блоку памяти 7 содержимое регистров 3 и 4 поступает на регистр 6 блока памяти 7, а содержимое регистров 2 и 3 поступает на регистр 9. Необходимо различать следующие возможные ситуации, возникающие при обращении к блоку памяти 7

619966 запись слова в исправную ячейку, -запись слова в отказавшую ячейку, -чтение слова из исправной ячейки, чтение спова иэ отказавшей ячейки t

При считывании алова иэ ячейки блока памяти 7 блок 12 анализирует специапьный индикаторный разряд.(ипи группу разрядов), указывающий на отсутствие ипи наличие отказов в ячейке, и выдает соответствующий сигнап в бпок 29, При записи спова в ячейку бпока памяти 7 установка указанного разряда, например в 0" при отсутствии отказов и в «1» при наличии отказов, производится соответствующим блоком 12. Перед записью слова в ячейку необходимо произвести считывание ее содержимого для определения того, является ли ячейка отказавшей или исправной.

Запись слова в исправную ячейку.

Блок 12 определяет по индикаторному 2О разряду предварительно считанного содержимого ячейки, что ячейка исправна.

При этом спово с регистра 20 поступает в регистр 11 бпока памяти 7 и записывается в ячейку по адресу, содержащему- д ся в регистре 6.

Запись снова в отказавшую ячейку.

Блок определяет по индикаторному разряду предваритепьно считанного .содержимого ячейки, что ячейка отказапа. 30

При этом прямой код слова, считанного на регистр 1 1, передается через группу эпементов ИЛИ 17 нв регистр 18, а обратный код его записывается в ту же ячейку бпока памяти 7 и считывается на 35 тот же регистр 11. Спедуюшим шагом является выдача слов иэ регистра 18 и. из регистра 11 через группу эпементов

ИЛИ 15 в блок 16. Блок 16 по совпадению прямого и обратного кодов одно- 40 именных разрядов определяет отказавшие разряды разрешает выдачу иэ регистра ь

20 в регистр 11 только тех разрядов,. спова, которые соответствуют исправным разрядам ячейки блока памяти 7. Разряды регистра 20, которые соответствуют отказавшим разрядам ячейки блока памяти 7, по сигнапам иэ блока 16 и по сигнвпам иэ регистра 4 передаются через блок 24 в 6lloK 25. Блок 25 по сигналам иэ регистра 4 записывает эти разряды на нужную позицию в регистре

26, т. е. в те разряды, которые явпяются резервными дпя данной ячейки блока памяти 7. После этого производится

55 запись слова иэ регистра 11 в ячейку бпока памяти 7 по адресу, записанному в регистре 6, и запись спова иэ регистра 26 в ячейку блока памяти 10 по ад-

6С ресу, записанному в регистре 9.

Чтение слова из исправной ячейки.

На выходе блока l2 присутствует

П сигнал О. Считанное на регистр 11 спово записывается через группу элементов

ИЛИ 13 в бпок 14. Сигнап ошибки на выходе блока 14 отсутствует, и слово передается в регистр 20.

Чтение снова из отказавшей ячейки.

При этом возможно два случая: а. Резервные разряды данной ячейки еще не испопьзованы, так как отказ в этой ячейке до сих пор не был обнаружен. На выходе блока 12 присутствует сигнал»0", б. Резервные разряды данной ячейки уже использованы, так как отказ в этой ячейке бып обнаружен при чтении, проиошедшем ранее. На выходе блока 12 присутствует сигнап»1 .

В первом спучае чтение производится спедующим образом. Слово, считанное из ячейки бпока памяти 7 на регистр 11, передается через группу эпементов ИЛИ

13 в бпок 14-. На выходе бпока 14 появпяе ся сигнап ошибки. Спово передаеч ся в регистр 20 через блок 21, который исправпяет обнаруженные ошибки. В регистре 20 поспе этого будет находиться исправпеиное слово. Далее исправленное снова восствнавпивается в ячейке бпока памяти 7 аналогично вышервссмотренному процессу записи в отказувшую ячейку.

Во втором случае чтение осушэствпяется в спедующем порядке . Сповс, считанное из ячейки бпокв памяти 7 на регистр

ll, передается в прямом коде через группу эпементов ИЛИ 17 на регистр 18.

Обратный код спова из регистра 11 записывается в ту же ячейку блока памяти

7 с поспедуюшим считыванием на этот же регистр. Следующим шагом является выдача спов из регистра 11 через группу элементов ИЛИ 15 и иэ регистра 18 в блок 16. Блок 16 по совпадению прямого и обратного кодов одноименных разрядов определяет отказавшие разряды и разрешает выдачу в обратном коде из регистра 11 через группу элементов ИЛИ

13 и бпок 14 в регистр 20 только тех разрядов спова, которые соответствуют исправным разрядам ячейки бпока памяти 7. Выдача отказавших разрядов из регистра 11 бпокируется. Спово, считанное иэ ячейки блока,памяти 10 на регистр 26, поступает в блок 27. Бпок

27 по сигналам иэ регистра 4 передает в блок 28 те разряды, которые являются резервными для денной ячейки блока пв619966 мяти /, иэ которой производится чтение, Бпок 28 по сигнапам из регистра 4 и из бпока 16 выдает резервные разряды через группу епементов ИЛИ 13 вместо отказавших разрядов ячейки бпока памяти 7. В результате в бпок 14 и дапее в регистр 20 поступает исправное спово.

Работу резервированного ЗУ можно иппюстрировать примерами, представлен ными на фиг. 2а, б.

Запись спова в отказавшую ячейку. о

Пусть в ячейку 0010 первого блока памяти 7 необходимо записать спово

11 00 11 01, которое находится в регистре 20. Дпя этого по входу 5 по= ступает адрес 00 00 10, т. е. в регистр

2 записывается чиспо 00, в регистр

3 - 00, а в регистр 4 — 10. В реэуль= тате в первом блоке памяти 7 будет с и-:— тано содержимое ячейки 0010 на регистр

26. На выходе блоха 12 появпяется сиг- 2Î над «1«, который свидетельствует о напичии отказов в ячейке 0010 первого блока памяти 7. Предположим (см. фиг.2а), что в ячейке 0010 первого блока памяти 7 находится спово 0011 00 00 25 (отказавшие разряды подчеркнуты), а в соответствующей резервной ячейке

ОООО бпока памяти 10 находится спово

ХХХХ10ХХ (реэервные разряды, не относящиеся к рассматриваемой ячейке пер- 30 вого блока памяти 7, отмечены крестиками). Таким образом, поспе чтения на регистре 11 будет находиться слово

ОО 11 00 ОО, а на регистре 26ХХХХ1ОХХ. Дапее прямой код слова, считанного на регистр 1 1, передается в регистр 18, а обратный код ецио записывается в ту же ячейку первого блока памяти 7 и затем считывается на регистр 11. В результате на регистре

Ч.1 будетнаходитьсяслово 11 ОО 11 00, а в регистре 18 «слово 00 11 00 00, Как видно, слова, содержащиеся в регистрах 11 и 18, совпадают в первых двух разрядах (считая справа), т. е. имеет место отказ в этих разрядах ячейки 0010 первого блока памяти 7.

Это обстоятепьство выявляется бпоком

16, по сигнапам которого все разряды регистра 20, кроме первых двух, поступают в регистр 11, в реэупьтате на регистре 11 будет находиться слово

11 00 11 00.

Из регистра 20 на вход блока 24 поступает слово 11 00 11 01, а на вы- ходе блока 24 по сигнапам иэ блока 16 и регистра 4 появляется сдвинутое сповс

00 11 01 ., которое после блока 25 принимает вид.... 01 ... (точками отме« чены невыдаваемые разряды). Подученное с пово поступает в регистр 26, в результате на регистре 26 будет находиться спово ХХХХ01ХХ. Далее, слово из регистра ll 11001100 записывается в. ячейку

0010 первого блока памяти 7 и слово из регистра 26 ХХХХ01ХХ записывается в ячейку 0000 бпока памяти 10 (См. фиг. 2 б).

Чтение спова из отказавшей ячейки.

Пусть иэ ячейки 0010 (см. фиг.2) первого бпока памяти 7 необходимо считать слово, содержащееся в ней. Jina этого по входу 5 поступает адрес .00 0010, т. е. в регистр 2 записываются число 00, в регистр 3 - 00, а в регистр 4 - 10, В резупьтате в первом блоке памяти 7 будет считано содержимой ячейки 0010 на регистр 1 1, а в блоке памяти 10 будет считано содержимое ячейки 0000 на регистр 26. На входе блока 12 появпяется сигнал «1, который свидетельствует о наличии отказов в ячейке 0010 первого блока памяти 7. Таким образом, после чтения на регистре 11 будет находиться спово 11001100,а на регистре

26 - XXXX01+ (см. фиг. 2, б). Далее прямой код снова, считанного на регистр

11, передается в регистр 18, а обратный код его записывается в ту же ячейку первого блока памяти 7 и затем считывается на регистр 11. B результате в регистре 11 будет находиться слово 001 0000, а в регистре 18 слово

11001100. Как видно, спова, содержащиеся в регистрах 11 и 18, совпадают в первых двух разрядах (считая справа), т. е. имеет место отказ в этих же разрядах ячейки 0010 первого блока памяти 7, Это обстоятепьство выявляется бпоком 16, по сигнапам которого все разряды регистра 11, кроме первых двух, в обратном коде поступают в регистр 20, в результате на регистр 20 поступает слово 1 100 1 1... Слово

XXXXO IXX, находящееся на регистре

26, поступает в бпок 27, на выходах которого оно принимает вид ... 01 ...

Это слово передается в блок 28, на выходах которого по сигналам из блока 16 и регистра 4 появляется сдвинутое спово ...... О 1, которое записывается в регистр 20. В результате на регистре

20 будет находиться исправное слово

11 00 11 01.

Таким образом, предложенное резервированное ЗУ обеспечивает достоверное воспроизведение информации при наличии отказов в ячейках основных бпоков памяти, используя для нескольких ос619966

10 новных ячеек одну резервную ячейку, Это намного экономичнее по сравнению с резервированием основных ячеек таким же количеством резервных ячеек, так как необходимое число резервных ячеек при этом значитепьно снижается.

Формула изобретения

Резервированное запоминакхпее уст ройство, содержащее основные и резерв-, 10 ные блоки памяти, соединенные с одним из выходов регистра адреса, другие выходы которого подключены к резервному бпоку памяти и через дешифратор — к входам выборки основных бпоков памяти соединенных с соответствующими блоками контропя и через первую группу элементов ИЛИ и регистр слова - с первыми входами бпока поразрядного конт- роля, а через вторую группу эпементов

ИЛИ - со вторыми входами бпока поразрядного контропя, выходы которого через элементы И подключены к одним из входов основных бпоков памяти, дру гие входы которых подсоединены к выходам регистра слова, входы которого через блок коррекции ошибок и непосредственно подкпючены к выходу бпока обнаружения ошибок, входы которого

30 через третью группу элементов ИЛИ подключены к выходам основных блоков памяти, о т и и ч а ю Ш е е с я тем, что, с цепью упрощения устройства, оно содержит бпоки выдепения разрядов и бпоки сдвига, причем первые входы одного блока сдвига соединены с выходами регистра спова, вторые - с выходами бпока поразрядного контроля, третьи— с выходами регистра адреса, авыходыс первыми входами блока выдепения разрядов, вторые входы которого подкпю чены к выходам регистра адреса, а выходы - к резервному бпоку памяти,выходы которого подкпючены к первым входам другого бпока выдепения разрядов, вторые, входы которого соединены с выходами регистра адреса, а выходы - с первыми входами бпока сдвига, вторые входы которого подкпючены к выходам регистра al1peca, третьи - к выходам блока поразрядного контроля, а выходы - к допопнительным входам третьей группы элементов

ИЛИ, Источники информации, принятые во внимание при экспертизе:

1. Патент США №3742459, кп.

Cj 06 F 11/00,; 1973, 2. Авторское свидетепьство СССР №365319, кл. Q 11 С 29/00, 1973. 3. Патент США ¹3544777, кл. Я 11 С 29/00, 1970.

619966

Фиг. 2

Составитель В. Фролов

Редактор H. Каменская Техред О. Попович Корректор С. Ямалова

Заказ 45 16/37 Тираж 7 17 Подписное

LIHHHfIH Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, r. Ужгород, ул. Проектная, 4 апо о опп1

001О

Og11

» 01

111 И

111 1 папа

ОПП1

О 010

0011

110 О

1101

1111 пап а

ППП1 пп10

ПП11

11 00

11 01

111 П

t1 пппп

0 001

0011

11 01

tt1П

111 t